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AT24 系列存储器数据串并转换接口的IP 核设计 作者：谭文虎,彭新生,刘守印,黄光明 摘 要 AT24系列EEPROM芯片是基于I2C （Inter-Integrated Circuit）总线协议而设计的。 该存储器与微处理器通信，需要把串行数据转换成并行数据，或把并行数据转换成串行数据 后，通信过程才能进行。介绍用 VHDL语言设计该存储器数据串并转换接口的IP核，从而通 过硬件（FPGA或其他可编程芯片）实现AT24系列存储器与 8位微处理器之间的并行通信。 关键词 I2C总线， AT24系列存储器， VHDL ，串并转换 ，微处理器， 接口 1 I2C总线的基本概念　 2 I C 总线协议是Philips公司推出的总线协议。它是多主机总线，通过 2根线（SDA-aserial data line，SCL-a serial clock line）与连接到总线上的器件之间传送信息，根据地址识 别每个器件。例如，微控制器、LCD驱动器、存储器、键盘，连接的器件可以工作在发送和 （或）接收状态。很显然，LCD驱动器等一些器件只能是接收器，而存储器可以发送和接收 数据。对于AT24系列存储器来说，器件的地址是通过把地址输入端A0， A1，A2进行硬件连 接来确定的。 图 1是典型的I2C总线结构。SDA和SCL都是双向线，通过上拉电阻接正电源。当总线空闲时， 这两根线处于高电平状态，连到总线的器件的输出级必须是开漏极或集电极开路，以具有线 “与”的功能。设备与总线的接口电路如图 2所示。 　 　　　　　　　　 2 2 I C总线的数据传输　 在I2C 总线的数据传输过程中,定义了开始和停止信号。如图 3所示，SCL保持“高”,SDA由 “高”变为“低”为开始信号；SCL保持“高”，SDA由“低”变为“高”为停止信号。开始 （S）和停止（P）信号由主器件产生。在时钟高电平期间上的数据必须保持稳定，如图 4 所示，只有在时钟线SCL的时钟低电平期间，SDA线上高电平或低电平才能变化。 　 　 到SDA线上的每个字节必须是 8位长度，每次传输的字节数是不受限制的，每个字节后面必 须跟一个响应位。如果一个接收器件在完成其他功能前（如一个内部中断）不能接收另一个 数据的完整字节时，可以使时钟保持低电平，以促使发送器进入等待状态。当接收器准备好 接收下一个数据字节并释放SCL线，数据传输继续进行。图5表示出了I2C总线上的数据传送 时序。 数据传送具有应答是必须的。与应答对应的时钟脉冲由主控器件产生。发送器在应答期间 必须下拉 SDA线。当寻址的被控器件不能应答时，数据保持为高，于是主器件产生停止信号 终止传输。　 3IP 核的设计 3.1 该 IP 核设计与软件实现的比较 在I2C总线的应用中，实现微机与AT24系列存储器之间的通信，可以把微机的通用I/O口作为 I2C 总线的接口，通过汇编由软件控制实现数据的传输。由于软件在操作上时间的原因，速 度总要受到限制。并且汇编控制也很难作为一个统一的标准在应用中推广。通过IP核设计， 我们可以在硬件上实现数据串并转换的目的。工作的速度只与存储器本身的特性有关，克服 了软件在此方面的不足。 3.2 系统设计方案 该系统主要由I2C串行移位寄存器（SSR）、数据缓冲寄存器（IDBR）、控制寄存器（ICR）、 状态寄存器（ISR）、从地址寄存器（ICCR）、SCL产生器（SCL Generator）及其他总线组 成。图 6为其基本内部结构。 在该系统中，SSR把并行数据变为串行数据，传输给存储器，或者把存储器的串行数据变为 并行数据，传输为处理器；IDBR把并口来的数据或把被转换成并行的数据暂且装载起来； ICR控制着整个系统的读/写、数据的转换等操作；ISR则监视着系统的状态。 3.3 数据的通信格式 主控制器（CPU）如果要从存储器读数据或者写（0表示写）数据到存储器，则需经过接口 转换。SDA上的信号传输要遵循一定的格式。在主控制器(CPU)给存储器写数据时，把设备 地址、字节地址和数据送给接口，接口完