数字电路 第十二章.ppt

第十二章 数字系统设计基础 图12.5.4 指示灯驱动电路图 ≥1 ≥1 T0 T2 T1 T3 HG HY FG FY HR FR 5V CLR 74161 A B C D CR T P LD Q2 S Q3 Q1 Q0 CK(秒脉冲） QCC E F 图12.5.5-1 定时器电路图（组合输出） 图12.5.5 定时器电路图（时序输出） 5V CLR 74161 A B C D CR T P LD Q2 S Q3 Q1 Q0 CK(秒脉冲） QCC E F ≥1 T1 T3 ≥1 T0 T2 C1 1J 1K C1 1J 1K RD RD S CLR CK F 0 0 1 1 F 1 1 1 1 T3 E+C E·C F F C·E C·E 转 换 条 件 1 1 0 1 0 1 0 1 T2 0 1 1 0 1 0 1 0 T1 1 0 0 0 0 0 0 0 T0 Q1 Q2 Q1 Q2 次 态 现 态 控制器状态转移表 图1 次态图 1 F 0 1 0 1 0 Q2 Q1 (b) Q1次态图 1 0 1 0 Q2 Q1 (a) Q2次态图 F C·E E+C F F 图2 控制器T信号产生电路 1 ≥1 E C D0 D1 D2 D3 A1 A0 Y ?74153 1D C1 R 1 A0 A1 Y0 T0 1 Y1 T1 1 Y2 T2 1 Y3 T3 Y 1D C1 R 1 0 1 F D0 D1 D2 D3 A1 A0 Y ?74153 ?74139 CLK CLR Q1 Q2 根据ASM图，产生S信号的条件为： ≥1 ≥1 1 T0 T1 T2 T3 E C F E C S S 图3 控制器S信号产生电路 图12.5.6 控制器电路图 图12.5.6 控制器电路图 图12.5.8 电路结构框图 GAL16V8 CLK CLR QCC QB QA C 19 Q0 18 Q1 1 2 9 3 4 5 17 Q2 16 Q3 15 QE 14 QF 13 S ≥1 ≥1 HG HY FG FY FR HR 74161 QCC QB QA 1 CLR CLR CR LD 11 图12.6.2 系统框图 Clock 饮料机 控制器 Reset 1c 0.5c Ready Dispense Coin 饮料机 处理器 Return clock 表12.6.1 控制器原始状态转移表 0 1 0 0 A A A I 1 0 0 0 H B I H 1 0 0 0 G B I G 1 0 0 0 F B I F 1 0 0 0 E G B E 1 0 0 0 D F B D 1 0 0 0 C E H C 0 0 1 0 A A A B 0 0 0 1 A C D A Coin Return Dispense Ready other 0.5c 1c 输出 次态 现态 表12.6.2 控制器简化的状态转移表 0 1 0 0 a a a i 1 0 0 0 f b i f 1 0 0 0 d f b d 1 0 0 0 c d f c 0 0 1 0 a a a b 0 0 0 1 a c d a Coin Return Dispense Ready other 0.5c 1c 输出 次态 现态 图12.6.3 饮料机ASM图 Ready 1c 0.5c coin 1c 0.5c coin 1c 0.5c Dispense coin 1c 0.5c coin 1c 0.5c coin 1c 0.5c coin 1c 0.5c return A B C D F E G H I 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 图12.6.4 隐含表 H ╳ ╳ ╳ ╳ ╳ ╳ ╳ ╳ ╳ ╳ ╳ ╳ ╳ ╳ ╳ ╳ ╳ ╳ √ ╳ ╳ ╳ ╳ ╳ ╳ √ √ √ B C D E F G H A B C D E F G ╳ ╳ ╳ ╳ ╳ ╳ ╳ ╳ I 图12.6.3-1 状态简化后饮料机ASM图 1c ready 0.5c coin 1c 0.5c 1c 0.5c coin dispense a 0 1 0 1 0 0 1 1 1 0 0 1 1c 0.5c coin return 0 1 1 0 b c i d f library ieee; use ieee.std_logic_1164.all; -- 顶层模块描述，其中包括3个低层模块。 entity trafficcontrol_top is port ( ck:in std_log