第2章_2 微处理器外部结构和总线操作时序.pptVIP

四、8086CPU的引脚功能 CPU引脚生成系统总线:ABUS、DBUS、CBUS联接 ROM、RAM、I/O接口形成微型计算机。 （一）最小模式和最大模式概念 最小模式： 在系统中只有一个微处理器。 最大模式： 　两个或多个微处理器（主处理器、协处理器8087、8089） （二）8086CPU的引脚及其功能 8086CPU的40条引脚信号可按功能分可分为四类，它们是： 　地址总线 　数据总线 　控制总线 　其它(时钟与电源)。 补充：指令周期、总线周期和时钟周期 指令周期（Instruction Cycle）：执行一条指令所需要的时间称为指令周期，不同指令的指令周期不等长。 总线周期（Bus Cycle）：CPU与外部交换信息总是通过总线进行的，CPU的每一个这种信息输入、输出过程需要的时间称为总线周期，每当CPU要从存储器或输入输出端口存取一个字节或字就需要一个总线周期。一个指令周期由一个或若干个总线周期组成。 补充：指令周期、总线周期和时钟周期 时钟周期（Clock Cycle）：时钟脉冲的重复周期称为时钟周期，由计算机的主频决定。 8086CPU的总线周期至少由4个时钟周期组成，分别以T1、T2、T3、T4表示（T代表State）。 一个总线周期完成一次数据传输，在T1期间由CPU输出地址，在T2、T3、T4期间传输数据。 （三）8086 CPU共用引脚功能 1、AD15～AD0，地址/数据复用引脚 数据总线用来在CPU与内存储器（或I/O设备）之间交换信息；地址总线由CPU发出、用来确定CPU要访问的内存单元（或I/O设备）的地址信号。前者为双向、三态信号，后者为输出、三态信号。 8086 CPU共用引脚功能 2、 A19/S6～A16/S3 ，地址/状态总线复用，输出，三态 T1：输出20位地址信息的高4位 其它T周期：输出状态信息。 S4和S3组合指出当前正在使用的是哪个段寄存器。 S5指示中断允许标志IF的状态。 IF=1，允许可屏蔽中断请求 IF=0，禁止可屏蔽中断 S6恒为低电平。 S4、S3的编码表 S4S3 当前使用的段寄存器 00 ES段寄存器 01 SS段寄存器 10 存储器寻址时，使用CS段寄存器；对I/O 端口或中断矢量寻址时，不需要使用段寄 存器 11 DS段寄存器 8086地址线的说明 8086的20条地址线访问存储器时可寻址1M字节内存单元；访问外部设备时，只用16条地址A15～A0，可寻址64K个I/O端口。 8086 CPU共用引脚功能 3、BHE/S7，高8位数据总线允许/状态复用信号，输出，三态 T1： BHE/S7=0，高8位数据有效。 BHE/S7=1，仅在数据总线 AD7～AD0上传送8位数据。 其它T周期：输出状态信号S7，在8086中没有实际定义。 8086 CPU共用引脚功能 4、RD，读信号，输出，三态。 RD=0时有效，表示CPU正在进行读存储器或读I/O端口的操作。 RD=0与M/IO信号高电平配合，表示读存储器操作； RD=0与M/IO信号低电平配合，表示读I/O端口操作。 8086 CPU共用引脚功能 5、READY，准备就绪，输入信号 当被访问的部件无法在8086CPU规定的时间内完成数据传送时，应由该部件向CPU发出READY=L（低电平），使CPU处于等待状态，插入一个或几个等待时钟周期TW。 当被访问的部件完成数据传输时，被访问的部件将使READY=H（高电平），CPU继续运行。 8086 CPU共用引脚功能 6、TEST，测试输入信号 在WAIT（等待）指令期间，8086CPU每隔5个时钟周期对TEST引脚进行采样： 若TEST为高电平，则CPU循环于等待状态。 若TEST为低电平，则CPU脱离等待状态，继续执行后续指令。 8086 CPU共用引脚功能 7、INTR，可屏蔽中断请求信号，输入 8086CPU在每条指令的最后一个时钟周期检测此引脚信号，若为高电平，且同时： 如果IF=1，则CPU就会在结束当前指令后，响应中断请求，并且把控制转移到相应的中断服务程序； 如果IF=0，则CPU不响应该中断请求，继续执行下一条指令。 8086 CPU共用引脚功能 8、NMI，非屏蔽中断请求信号，输入 上升沿触发信号，不能用软件加以屏蔽。当NMI从低电平变为高电平时，该信号有效，8086CPU在完成当前指令后，把控制转移到非屏蔽中断服务程序。 8086 CPU共用引脚功能 9、RESET，复位输入信号 复位信号高电平至少应保持4个时钟周期，随着RESET变为低电平，CPU就开始执行再启动过程。CPU复位之后，从FFFF0H单元开始读取指令字节。 8086 CPU共用