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时序逻辑电路的分类 　1.按触发器可将时序电路分为同步时序电路和异步时序电路。　　同步时序电路设置统一的时钟脉冲（CP），所有触发器的状态变化在同一个时钟脉冲的控制下同时发生。　　异步时序电路状态的变化直接依赖于输入脉冲，所有触发器状态变化并不同时发生。 　2.按电路输出与输入关系将时序电路分为Mealy（米里）型和Moore（摩尔）型。　　在Mealy型时序电路中，输出不仅与当前状态有关，还与当前输入有关；Moore型时序电路中，输出仅与当前状态有关，与当前输入无关，或者电路中没有输入、输出。 * 用74138构成函数发生器，实际上该图为实现全加器功能 险象的消除1.添加多余项 　2.增加电路时延　 　3.引入选通脉冲　 　4.加入滤波电路 两个输出端Q、 ，两个输入端R、S，一个时钟控制端CP。 工作原理：　 CP=0：无论R、S取何值，维持原状态。　 CP=1：R＝1，S＝0时，＝0；　　　 　 R＝0，S＝1时，＝1；　　　　 R＝S＝0时，＝； R＝S＝1时，不确定 特性方程 只有一个输入端D，一个时钟控制端CP。　 工作原理: 　　 当CP＝0时，无论D为何值，维持原状态。　 当CP＝1时，若D＝0，则＝0；若D＝1，则＝1。　 特性方程：　　　　　　　　 　＝D（CP=1） 　 D触发器的优点是输入端不存在约束。 输入门在RS触发器的基础上添加两根反馈线，克服了约束。　工作原理：　当CP＝0时，不论JK为何值，维持原状态。　　　当CP＝1时，J＝1,K＝0，不论初态如何， ＝1；　　　　　　　J＝0,K＝1，不论初态如何， ＝0；　　　　　　　J＝K＝1时， =0,则 =1， =1，则 =0  将JK触发器的J、K端连在一起，作为一个输入端T,即是T触发器。　工作原理：　　当CP＝0时，不论JK为何值，维持原状态不变。　当CP=1时， T=0，维持原状态不变； T=1， =0，则 =1； =1，则 =0  符号图中的输入端 、 称为直接置“0”端、直接置“1”端，输入端上的圈表示低电平有效。　　当 ＝0， ＝1时，触发器直接置“０”；　　当 ＝1， ＝0时，触发器直接置“１”；　　当 ＝1， ＝1时，触发器次态由输入端D决定； 　　当 ＝0， ＝0时，触发器状态不确定，所以不允许出现。　　符号图中CP端只有“ ”，表示触发器采用上升沿触发；CP端既有“ ”，又有“0”，表示触发器采用下降沿触发。CP端既没有“ ”，又没有“O”，表示采用高电平触发。 时序电路一般由组合电路和存储电路两部分组成 。 图中组合逻辑电路的输入包括外输入和内输入两部分，外输入ｘ1，...，ｘｉ是整个时序电路的输入，内输入y1，...，yi是存储电路的输出，它反映时序电路过去的状态。　　组合电路的输出包括外输出和内输出两部分，外输出Z1，...，Zｉ是整个时序电路的输出，内输出W1,...,Wｋ是存储电路的输入。 时序电路可用输出方程、驱动方程和状态方程等三组方程加以描述： 　　输出方程：Z ( tn)=F[ X (tn ),Y ( tn )]　　驱动方程：W ( tn)=H [X (tn ),Y ( tn)]　　状态方程：Y(tn+1)=G [W (tn),Y (tn )]　说明：tn,tn+1表示当前时刻和下一时刻两个离散的相邻时间，X(tn),Y(tn),Z(tn)和W(tn)分别表示当前的外输入、内输入、外输出和内输出，Y(tn+1)表示下一时刻的内输入。 锁存器　　将若干个电位式触发器的触发输入端连接在一起，由一个公共的时钟信号CP来控制，而每个触发器的数据输入端能独立地接收数据，这种在CP电位控制下能同时存贮多位数据的电路，称为锁存器。 当CP为高电平时,触发器接收数据；当CP为低电平时,触发器状态不变。 移位寄存器 　　在时钟信号的控制下，所寄存的数据依次向左或向右移位的寄存器，称移位寄存器。根据移位方向的不同，分为左移寄存器、右移寄存器和双向寄存器。(1)左移寄存器　　由上升沿触发的维持－阻塞D触发器构成的三位左移寄存器电路 解释：右边的F2设为低位，左边的F0设为高位。F2的