EDA verilog D触发器.pptVIP

4.1.3赋值语句 Verilog HDL有以下赋值方式和赋值语句。 1.持续赋值 assign ,主要对wire型变量赋值 2.过程赋值 主要对reg型变量进行赋值。过程赋值有阻塞赋值和非阻塞赋值两种方式。 （1）非阻塞赋值 符号为= 非阻塞赋值在整个过程结束时才完成赋值操作。 （1）阻塞赋值 符号为 = 阻塞赋值在该语句结束时就立刻完成赋值操作。如果在一个块语句中，有多条阻塞赋值语句，那么在前面的赋值语句没有完成之前，后面的语句不能被执行，仿佛被阻塞(blocking)一样，因此称为阻塞赋值语句。因此前一条语句的执行结果直接影响到后面语句的执行结果。 4.1.3赋值语句 例：非阻塞赋值 module non_block(c,b,a,clk); output c,b; input clk,a; reg c,b; always@(posedge clk) begin b=a; c=b; end endmodule 4.1.3赋值语句 例：阻塞赋值 module block(c,b,a,clk); output c,b; input clk,a; reg c,b; always@(posedge clk) begin b=a; c=b; end endmodule 4.1.3赋值语句 非阻塞赋值波形： 阻塞赋值波形： 4.1.3赋值语句 不阻塞（non-blo