实验3.6计数显示.docVIP

实验3.6 计数器及其综合应用 实验目的 掌握计数器、译码器和七段显示器应用。 掌握计数器综合应用的方法。 实验任务 用四位二进制可逆计数器74LS192实现十进制可逆计数器，先用静态测试法验证十进制可逆计数器的逻辑功能，然后观察加减计数器并记录输入、输出波形。 用2片74LS161计数器、2片4511BD_5V译码器、2个Seven Segment Display显示器实现一个带显示的60进制计数器。 用计数器74LS161、译码器74LS138和逻辑门设计实现如图3.6.1所示的节拍脉冲的数字电路（注：实验箱中可提供1KHz的时钟信号） 预习提示 认真阅读理解实验原理和仿真实例举例。 在数字系统中，节拍脉冲发生电路的常用结构是计数器加译码器单元，如图3.6.2所示。在本实验电路的设计中，要求用集成计数器、集成译码器（或数据选择器）等中规模集成电路实现设计要求（可附加所需逻辑门芯片）。 图3.6.2 矩形波发生电路框图 在设计电路过程中，应认真分析设计要求，以确定电路结构中计数器的计数长度、译码器电路的输入输出真值表关系。 列出实验任务的设计过程，根据给定芯片（自己查阅相关芯片的引脚排列图和功能表）设计完整的逻辑电路图。 对所设计的电路进行实验测试，记录测试结果。 通过电路设计过程，实验报告中简述实现60进制计数器的原理。 数码管字符显示模糊，而且不随输入信号变化。可能是译码器的电源电压不正常或连线不正确或接触不良。 用示波器观察CP、Q0～Q3的波形图时，要想正确观察波形的时序关系，应注意示波器触发方式的选择。 实验原理 生活中常需要将计数脉冲值直观的显示出来，它的实现一般经过了下面几个步骤，如图3.6.3方框图所示。计数器输出的用8421BCD码表示的脉冲个数信号经译码器译码输出相应的脉冲信号，输出的脉冲信号通过显示器显示出相应的数字。 1、计数器 输入的脉冲数通过计数器计数，并将结果用8421 BCD码表示出来，本实验中采用一种四位二进制计数器74LS161和另一种四位二进制可逆计数器74LS192。 以74LS161为例，通过对集成计数器功能和应用的介绍，帮助读者提高借助产品手册上给出的功能表，正确而灵活地运用集成计数器的能力。 （1）74LS161的功能介绍 74LS161为四位二进制计数器，其逻辑符号如图3.6.4所示，功能表见表3.6.l所示。 表3.6.l 74LS161的功能表 输 入 输 出 ENP ENT CP A B C D QA QB QC QD L × × × × × × × × L L L L H L × × ↑ A B C D A B C D H H H H ↑ × × × × 计 数 H H L × × × × × × 保 持 H H × L × × × × × 保 持 计数器有下列输入端：异步清零端（低电平有效），时钟脉冲输入端CP，同步并行置数控制（低电平有效），计数控制端 ENP和 ENT，并行数据输入端 A～D。它有下列输出端：四个触发器的输出端QA～QB，进位输出CO。 根据功能表3.6.l，可看出74LS161具有下列功能： ① 异步清零功能：若输入低电平，则不管其他输入端（包括CP端）如何，实现四个触发器全部清零。由于这一清零操作不需要时钟脉冲CP配合（即不管CP是什么状态都行），所以称为“异步清零”。 ② 同步并行置数功能：在 =“1”、且=“0”的前提下，在CP上升沿的作用下，触发器QA～QD 分别接收并行数据输入信号A～D，由于这个置数操作必须有 CP上升沿配合， 并与CP上升沿同步，所以称为“同步”的。由于四个触发器同时置入，所以称为“并行”。 ③ 同步四位二进制计数功能：在＝“1”，＝“1”的前提下，若计数控制端ENT＝ENP=“1”,则对计数脉冲CP 实现同步四位二进制计数。这里，“同步”二字既表明计数器是“同步”，而不是“异步”结构，又暗示各触发器动作都与CP（上升沿）同步。 ④ 保持功能：＝“1”的前提下，若ENT·