VHDL与数字集成电路设计VHDL2-4.pptVIP

2.1 数字系统的基本运算单元 2.2 开关电路与CMOS结构 2.3 静态分析：最大集成设计 2.4 动态分析：延迟时间及缓冲处理 第二章 数字集成电路的基本单元 VHDL与数字集成电路设计 MOS器件的动态特性 晶体管每个极都表现出对地电容 2.4 动态分析：延迟时间及缓冲处理 输入电容由栅极电容构成； 输出电容由漏、源极电容构成。 CMOS器件的动态特性 2.4 动态分析：延迟时间及缓冲处理 当状态发生变化，电容需要进行充放电，电流由导通支路提供，流过导通电阻 2.4 动态分析：延迟时间及缓冲处理 电容充放电过程导致状态变化（信号传递）出现延迟； 延迟时间与电容大小成正比，也与逻辑面积成正比。 逻辑单元的延迟时间 2.4 动态分析：延迟时间及缓冲处理 逻辑单元的延迟时间 2.4 动态分析：延迟时间及缓冲处理 t pHL = f(R on .C L ) = 0.69 R on C L V out V out R n R p V DD V DD V in 5 V DD V in 5 0 (a) Low-to-high (b) High-to-low C L C L 逻辑单元的延迟时间 2.4 动态分析：延迟时间及缓冲处理 tp = 0.69 CL (Reqn+Reqp)/2 ? tpLH tpHL 2.4 动态分析：延迟时间及缓冲处理 CL If CL is given: How many stages are needed to minimize the delay? How to size the inverters? May need some additional constraints. In Out 2.4 动态分析：延迟时间及缓冲处理 Load Delay Cint CL Delay = kRW(Cint + CL) = kRWCint + kRWCL = kRW Cint(1+ CL /Cint) = Delay (Internal) + Delay (Load) CN = Cunit CP = 2Cunit 2W W 2.4 动态分析：延迟时间及缓冲处理 Cint = gCgin with g ? 1 f = CL/Cgin - effective fanout R = Runit/W ; Cint =WCunit tp0 = 0.69RunitCunit 2.4 动态分析：延迟时间及缓冲处理 CL In Out 1 2 N tp = tp1 + tp2 + …+ tpN 2.4 动态分析：延迟时间及缓冲处理 Delay equation has N - 1 unknowns, Cgin,2 – Cgin,N Minimize the delay, find N - 1 partial derivatives Result: Cgin,j+1/Cgin,j = Cgin,j/Cgin,j-1 Size of each stage is the geometric mean of two neighbors each stage has the same effective fanout (Cout/Cin) each stage has the same delay 2.4 动态分析：延迟时间及缓冲处理 CL= 8 C1 In Out C1 1 f f2 CL/C1 has to be evenly distributed across N = 3 stages: 2.4 动态分析：反相器功耗 2.4 动态分析：反相器损耗 Energy/transition = C L * V dd 2 Power = Energy/transition * f = C L * V dd 2 * f Need to reduce C L , V dd , and f to reduce power. Vin Vout C L Vdd Not a function of transistor sizes! 动态损耗 2.4 动态分析：反相器损耗 短路损耗 2.4 动态分析：反相器损耗 短路损耗 负载电容越小，短路电流反而越大！ 2.4 动态分析：反相器损耗 反向漏电损耗 与非门 2.4 动态分析：延迟时间及缓冲处理 A Out V DD GND B 2-input NAND gate 逻辑单元的并行设计 2.4 动态分析：延迟时间及缓冲处理 D C B A D C B A CL C3 C2 C1 Distributed RC model (Elmore delay) tpH