第15章 时序逻辑电路3 - 寄存器.pptVIP

概述 15.5 时序逻辑电路的设计 根据给定问题的逻辑要求来设计电路，力求使电路最简。 小规模集成电路设计时序电路： 触发器和逻辑门数最少； 输入端口数最少。 中规模集成电路设计时序电路： 集成电路的数目和种类最少； 相互间连线最少。 同步时序电路设计步骤 15.5 时序逻辑电路的设计 分析设计要求 建立原始状态图、状态表 对逻辑问题的正确理解； 所有可能的情况都考虑进来 状态简化 同步时序电路设计步骤 15.5 时序逻辑电路的设计 分析设计要求 建立原始状态图、状态表 状态简化 状态分配 状态表中的各个状态按一定的规律赋予二进制代码，即状态编码。 状态分配一般原则： “次态相同，现态相邻” “同一现态，次态相邻” 输出相同的状态代码相邻 同步时序电路设计步骤 15.5 时序逻辑电路的设计 分析设计要求 建立原始状态图、状态表 状态简化 状态分配 触发器选择 确定激励函数、输出函数 消除孤立状态 画出电路图 检查电路 能否自启 15.5 时序逻辑电路的设计 例15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。 建立状态图、状态表 S 0 0/0 x / F S 1 1/0 0/0 1/0 S 2 0/0 S 3 1/0 0/0 S 4 1/1 1/1 0/0 S 0 0/0 x / F S 1 1/0 0/0 1/0 S 2 0/0 S 3 1/1 1/1 0/0 15.5 时序逻辑电路的设计 例15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。 建立状态图、状态表 S 0 0/0 x / F S 1 1/0 0/0 1/0 S 2 0/0 S 3 1/1 1/1 0/0 S n S n+1 0 1 简化状态表 / F x S 0 S 1 S 2 S 3 S 0 / 0 S 1 / 0 S 0 / 0 S 0 / 0 S 0 / 0 S 2 / 0 S 3 / 0 S 3 / 0 15.5 时序逻辑电路的设计 例15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。 状态分配 S n S n+1 0 1 简化状态表 / F x S 0 S 1 S 2 S 3 S 0 / 0 S 1 / 0 S 0 / 0 S 0 / 0 S 0 / 0 S 2 / 0 S 3 / 0 S 3 / 0 0 1 编码后的状态表 / F x 0 0 0 1 1 1 1 0 Q n+1 2 Q n+1 1 Q n Q n 2 1 01 / 0 00 / 0 00 / 0 00 / 0 00 / 0 11 / 0 10 / 0 10 / 0 15.5 时序逻辑电路的设计 例15-2 选定触发器类型 Q n Q n 2 1 Q n+1 1 Q n+1 2 输入 现 态 次 态 激 励 函 数 输出 x J2 K2 J1 K1 F 激励和输出函数表 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 x 0 x 0 x x 1 x 1 x 1 x 1 0 x 0 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 0 0 0 0 1 0 x 1 x 1 x x 0 x 0 x 1 x 0 0 x 15.5 时序逻辑电路的设计 例15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。 激励和输出函数表达式 x 00 1 0 01 11 10 x 0 1 Q n Q n 2 1 J2 0 0 x x x J = x Q n 2 1 x 00 1 0 01 11 10 1 x x Q n Q n 2 1 K2 x x 1 0 0 K = x 2 15.5 时序逻辑电路的设计 例15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。 激励和输出函数表达式 x 00 1 0 01 11 10 x 1 x Q n Q n 2 1 J1 0 x 0 x 0 J = x Q n 1 2 x 00 1 0 01 11 10 1 x 0 Q n Q n 2 1 K1 x 1 x 1 x K = x 1 + Q