65nm工艺下12比特50兆赫兹流水线模数转换器设计研究Design and study of 12 bit 50 MHz pipelined ADC under 65nm process.pdfVIP

摘 要 摘 要 随着集成 电路工 艺特征尺寸 的不 断减 小 ，电源 电压 的不 断 降低 ，各种 非理想 物 理 效应 的影 响也越 来越 严重 ，混合 信 号集成 电路 设计 面 临着 很大 的挑 战 。作 为 模 拟信 号和 数 字 信 号 的接 口电路 ，模 数转 换器广 泛 的应 用领 域及 在先进 工 艺下 与 其他 电路集 成设计 片上 系统 (SoC) 的需求推动着模数 转换器 设计沿着先进 工 艺技 术 方 向发 展 。 在 众 多模 数 转 换 器 的结构 中，流水 线 结构 是使 用较 为广 泛 的一种结 构 。本论 文 首先简要 介绍 了流 水线模数转换 器 的原理和结构 ，分析 了各种影 响模数转换 器 性 能 的非理 想 因素 ，接着研 究 了中芯 国际集成 电路 制造有 限公司 (SM IC ) 提 供 的 65nm C M O S 工 艺 的特 性及其对 电路 设计 的影 响 ，最 后完成 了一个 12 比特 1.2V 电源 电压 50 兆 赫 兹采样 频 率 的流水 线模 数转 换 器 的设计 。 该模数转 换 器采 用前级 2.5 比特每级 和后 级 1.5 比特每 级运 放共享 的混合结 构 实现 。为 了保证 采 样 高于奈奎斯 特 频率 的输 入 信 号 时 的线性度 ，输入端 依然 采 用 了采 样/保 持 电路 。在 低 电源 电压 下 ，为 了得 到 高增 益 、大带 宽 、大摆 幅 的运 算放 大器 ，采 用 了两 级运放 的形式 ，第 一级 为折叠共 源共 栅 结构 ，第二级 为共 源 级 的差 分对 结 构 ，并且 采 用 M iller十C ascode 混 合补 偿 来 降低运放 的功耗 和 消 除调 零 电阻工 艺偏 差对 运 放 性 能 的影 响 。电路 主要 通过运 放共 享技术 来减少模 数转 换 器所 需要 运放 的个 数 ，以及 电容逐级缩 减 ，动 态 比较 器 等 技术 来 降低 系统 的功 耗 。 该模数转 换 器 芯 片采用 SM IC 的 65nm IP 7M ~ ed一sign alC M O S 工 艺实现 ， 有 效面积 为 2.87x l.55m m 2，核 心功耗 为 57.lm A 。在 55 工 艺 com e: 下 ，温度 为 25 度 时 ，输 入 信 号 奈奎 斯特 频率 ，50M H z 采 样 时钟 频 率 A D C 的动 态 仿真结 果 为信噪失真 比(SN D R )73.2dB @ 23入旧旺Z ，无杂散动态范 围(SFD R ) 8 1.ldB @ 23M Hz 。 关键字 : 模数转 换器 ，流水线结构 ，采样保持 电路 ，运放共享技术 ，两级运算放 大 器 ，非理 想物 理效应 中图分类 号 : TN 432 A b stla·et A b str a C t W ith raP id d ev eloP in g o f in ie 盯ated e iruc it P ro ee ss，slriink ing featUre size an d suPP ly voltage，and m ore and m ore ann o如ng influ enee eaused by all k inds of n o垃 d eal P h y sica l effe ets in adr\ an eed teeh li o lo g y，de sign o f m ix ed 一sig n a l in tegrated e ireu it eon fro n ts really a great eh allen g e.A s the in terfaee o f an alo g an d d ig ita lw o rld ， developm entof analog to digitaleonverter (A D C ) has been 妙 shed to the