verilog代码编写的coffee机.docVIP

自动售咖啡机 1.客户需求 1只售咖啡 2三元一杯，接收硬币5角和1元 3不找零钱 4售货机中杯子永远用不完 2.工作流程图 3.数据通道 4.控制单元  5.代码 1数据通道 module datapath(equal,ld_sum,sel,clr,clk);//数据通道顶层 output equal; input ld_sum,clr,clk,sel; wire[1:0] M_A; wire[2:0] A_R,R_C; mux m1(M_A,sel,1,2);//低电平选择1 add m2(A_R,M_A,R_C);//r代表2位 regs m3(R_C,A_R,clk,clr,ld_sum); compare m4(equal,R_C,6);//后面的常量 endmodule module mux(out,sel,a,b);//数据选择器 output[1:0] out; input sel; input[1:0]a,b; reg [1:0] out; always@(a or b or sel) begin if(!sel) out=a; else out=b; end endmodule module add(out,r,p);//加法器 output [2:0] out; input [1:0] r; input [2:0] p; assign out=p+{0,r}; endmodule module regs(dout,din,clk,clr,ld);//寄存器 output[2:0] dout; input[2:0] din; input clk,clr,ld; reg[2:0] dout; always@(posedge clk ) begin if(clr) dout=0; else if(ld) dout=din; else dout=dout; end endmodule module compare(equal,a,b);//比较器 output equal; input [2:0] a,b; assign equal=(a=b)? 1:0; endmodule 2控制单元： module contrl(p_cup,i_coffe,ld_sum,sel,clr,reset,clk,c1,c2,equal,start,p_ready,i_ready); output p_cup,i_coffe,ld_sum,sel,clr; input clk,c1,c2,p_ready,i_ready,reset,start,equal; reg p_cup,i_coffe,ld_sum,sel,clr; reg[3:0] present_state,next_state; parameter Idle=4b0000,Wait=4b0001,Add_a=4b0010,Add_b=4b0011,Place_cup=4b0100,Inject_coffe=4b0101,Clear_up=4b0110; always@(posedge clk or negedge reset) begin if(!reset) present_state=Idle; else present_state=next_state; end always@(present_state or c1 or c2 or p_ready or i_ready or start) begin case(present_state) Idle:begin p_cup=0;i_coffe=0;ld_sum=0;sel=0;clr=1; if(!start) next_state=Idle; else next_state=Wait; end Wait:begin p_cup=0;i_coffe=0;ld_sum=0;sel=0;clr=0; if(c2) next_state=Add_a; else if(c1) next_state=Add_b; else next_state=Wait; end Add_a:begin p_cup=0;i_coffe=0;ld_sum=1;sel=0;clr=0; next_state=Add_b; end Add_b:begin p_cup=0;i