数字电路综合实习讲稿.pptVIP

数字电路课程设计——利用CPLD设计可调时数字钟 河北大学电信学院基础教研部 2005-12-1 学习内容与要求 了解数字钟的功能要求及设计方法； 了解CPLD/FPGA的一般结构及开发步骤； 掌握MAX+PLUSII软件的使用； 熟悉用FPGA器件取代传统的中规模集成器件实现数字电路与系统的方法 目录 Mux+plus II 使用简介 数字电子钟课程设计说明 Mux+plus II 使用简介 1、设计输入 （1）创建原理图文件 （2）输入逻辑功能图元 （3）保存文件 （4）设定项目名称 （5）检查错误 （1）创建原理图文件 创建一个名为 half_adder.gdf 的文件。步骤如下： a. 打开Mux+plus II软件开发环境，如图所示 b. 选择 File?New 菜单，或单击 ，弹出 New 对话框。 （2）输入逻辑功能图元 在原理图的空白处双击鼠标左键（或选择 Symbol ?Enter Symbol 选项 ，弹出 Enter Symbol 对话框。 在文本框中输入元件名称或用鼠标双击元件库； 选取元件后点击ok即可； 如果安放相同元件，只要 按住Ctrl 键，同时用鼠标 拖动该元件复制即可。 注：prim库中包含了常用的 基本门电路和触发器元件符号； mf库中包含了74系列集成 电路元件符号。 半加器所需元件和端口包括：输入端口INPUT、 与门AND、异或门XOR、输出端口OUTPUT，它们都在 Prim 库中。下图为半加器元件安放结果。 添加连线到器件的管脚上 把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右键拖动，即可画出连线。 标记输入/输出端口属性 双击输入端口的 “PIN-NAME”，当变成黑色时，即可 输入标记符并回车确认。输出端口标记方法类似。半加器 的输入端分别标记为 A、B ，输出端分别为 S、C 。 （3）保存文件 (4)设定项目名称 选择 File?Project?set project to current file 选项或图标 ，可将当前的设计文件指定为当前项目。 （5）检查错误 2、电路编译与适配 （1）选择器件 （2）设定全局综合适配参数 （3）编译、适配 （1）选择器件 选择 Assign?Device 选项，弹出 Device 对话框。 在 Device Family 下拉列表框中选择适配器件的系列，在 Devices 中选择器件的型号，然后单击 OK 按钮。 (2)设定全局适配参数 为权衡芯片占用面积与电路工作速度之间的矛盾，当电路工作速度 要求不高时，可设定编译器对资源使用进行优化。步骤如下： 修改Optimize中的滑动条至最左边，即完全对面积进行优化；同时将MAX Device Synthesis Options中的Multi-Level Synthesis for MAX 3000/5000/7000 Devices项选中，即对该系列CPLD器件进行多级综合优化。 （3）编译、适配 3、仿真 （1）添加仿真信号 （2）添加输入激励波形 （3）电路仿真 （1）添加仿真信号 a、选择 MAX+plus ?Wave Editor 选项，弹出波形编辑窗口。 b. 将鼠标移至空白处并单击右键，出现对话框窗口 。 c. 选择 Enter Node from SNF 选项并按鼠标左键确认，出现如图所示对话框。 （2）添加输入激励波形 选中欲添加信号的管脚，窗口左边的信号源按钮变成可操作状态。根据电路实际要求选择信号源种类。 保存激励信号编辑结果 点击 File?Save 菜单出现如图所示对话框。 文件名称和原理图文件一致，扩展名为“.scf” ，单击OK保存激励信号编辑结果。 （3）电路仿真 电路仿真属于设计校验，包括功能仿真（前仿真）和时序仿真（后仿真）。由于时序仿真的结果比较接近实际器件仿真的结果，因此本设计采用时序仿真。 4、层次设计 为了完成8位加法器，需要使用8个全加器；而每一 个全加器又可以用两个半加器构成，因此，在完成半加 器的设计基础之上，可以创建新的原理图文件来调用半 加器，并构成一位全加器。 按照上述步骤，当全加器设计完成后，可以创建更 高一层原理图文件来调用1位全加器构成8位加法器。其 步骤如下： （1）创建当前原理图文件的图形符号 （2）新建原理图文件，设计1位全加器 （3）重复上述（1）、（2）步骤，完成8位加法器 （1）创建符号 （2）新建原理图文件设计全加器 全加器电路图如图所示 b、保存文件并设置为当前工程 c、检查错误 d、对电路进行仿真，仿真结果如下图所示 （3）8