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SoC 低功耗设计与评估技术 IC设计者主要关注速度、面积、成本、可靠性，其次才是功耗。而进入SoC时代， 低功耗已经成为与面积和性能同等重要的设计目标，在特定领域，功耗指标甚至成 为第一大要素。SoC 的低功耗设计与评估技术已成为SoC 的重大挑战之一。 低功耗需求是SoC 发展的推动力之一，如何降低功耗又是SoC 面临的艰巨任务之 一。SoC 技术的发展使得单个芯片集成所有的处理部件成为可能，这些处理部件 可以包括基本的晶体管、不同的处理器核、内存单元甚至模拟单元。包含了如此众 多的部件，功耗设计将成为一个关键且复杂的课题。 这是因为： ●能源限制，因为随着便携式移动通信和计算产品的普及，对电池的需要大大增 强，但电池的技术相对落后，发展缓慢，这就需要在低功耗领域有所发展。 ●电路的功耗会全部转化成热能，过多的热量会产生焦耳热效应，加剧硅失效，导 致可靠性下降，而快速散热的要求又会导致封装和制冷成本提高。 ●功耗大导致温度高，载流子速度饱和，IC 速度也无法再提升。 ●环保期望，功耗降低，散热也会减少，因而就会减少对环境的影响。 在解决低功耗问题的过程中，人们尝试了许多方法。在IC 发展的历史上，通过单 纯在工艺上缩小器件体积和降低操作电压来降低功耗，已经取得了很大的成效， 不过已经接近其物理极限。当前在超深亚微米工艺下的SoC 设计过程中，需要在 系统级、体系结构级、RTL 、门级，到最后的版图级进行协同设计，才能同时保 证提高性能和减少功耗。 低功耗设计技术 在研究低功耗设计技术前，首先要搞清功耗产生的原因与机理。为降低CMOS 电 路的功耗，我们必须从分析功耗的来源入手。笼统地说，芯片功耗由以下三部分 组成：跳变功耗由每个门的输出端形成的电容充放电形成，就目前的工艺，这部分 的功耗还占主要地位，约占整个芯片总功耗的60% 以上。但随着工艺的提高，这 部分功耗所占比例会大幅度减少;短路功耗是CMOS 晶体管在反转过程中的短暂时 间内，P 管和N 管同时导通而形成电源和地之间短路电流造成的；泄漏功耗，又 称静态功耗，它是由漏电流引起的。 在当前工艺水平下，跳变功耗占主要部分，因此解决低功耗问题应首先从这里入 手。降低电源供电电压，可以减少功耗。这就是集成电路由原来的5V 供电电压降 为3.3V，又降为今天的1.5V，甚至更低的原因。但降低供电电压会面临一些问 题，首先，降低电源电压，如果阈值电压不变，那么噪声容限（noise margin ）会 减小，抗干扰能力减弱，信号传送准确性就会降低。为保持相当的噪声容限，阈值 电压要随供电电压的减少而相应地减少。当前，此技术已经相对较成熟，各EDA 厂商和代工厂都已经提供了相应的支持。然而，阈值电压的减少，会导致静态功耗 呈指数级增长，从而可使动态功耗的减少无法弥补静态功耗的增长，结果可能得 不偿失，要根据工艺水平来评估。 其次，供电电压降低，能耗虽然降低，但是相应的延迟会增长，导致系统性能下 降。因此用降低电压的方法来降低功耗，必须用其他方法补偿相应的延迟损失， 以保证系统性能没有下降。当前一个可行方法是，可以通过开发系统的并行性和流 水线来实现，虽然这样会引入一些额外的控制电路并增加功耗，但即使这样，理 论上也可以减少功耗90% 以上;另一个方法，由于用户对电路性能的要求是变化 的，因此可以通过操作系统动态控制时钟频率和电源电压，达到既保证性能要 求，又节约功耗的目的；另一种折衷方案是，根据性能的要求，实时改变供电电 压，在系统的关键路径上，保持高的供电电压， 以保证整个系统的性能，而在非 关键路径上，降低供电电压以减少功耗。但降低供电电压有可能增加新的关键路 径，因而这种方法的使用是有限度的(降低电源电压的理论极限可以达到0.14V， 目前，已设计出0.2V 的CMOS 芯片）。 第三，采用较高工艺水平可以降低功耗，因为较高的工艺带来特征尺寸的减小，使 电容和电源电压都相应下降，例如MIPS 从0.8mm 工艺改为0.64mm，同一微处理 器功耗降低25 ％，不过用更高工艺会适当增加芯片成本。 第四，为降低功耗，引入封装概念是必要的，SoC 很好地体现了这一点。芯片驱动 片外负载大约比片内负载高3 个数量级，例如，芯片压点的电容大约10pF，印刷 电路板3-4pF，那么管脚的电容就是13～14pF，而片内节点的电容仅为几十fF 。 虽然可以通过减少外部输出和降低外部信号输出频率来降低功耗，但它受到很多 限制。而如果把各个功能部件集成到一个芯片（SoC）内，则管脚电容就没有了， 取而代之的是内部节点的电容，因而可