CMOS反相延迟时间的模型并用于缓冲器的优化设计研究.pdfVIP

CMOs反相器延迟时间的模型并用于 缓冲器的优化设计 甘学温 徐爱民冯小敏 (北京大学微电子学研究所 北京，100871) 摘 要 用。幕电流模型为基础计算非阶跃输人情况下CMOS反相器的延迟时间，并导出 一个简单的延迟时间的解析公式，以此为出发点对CMOS反相器链构成的输出缓冲器进行 优化设计。分析了反相器链的级数及器件阂值电压对缓冲器总延迟时间和功耗的影响，提 出使延迟时问和功耗都尽可能小的优化设计方案，并讨论了在一定延迟时间要求下使功耗 延迟乘积((PDP)最小的电gi1电压和阂值电压缩小方案。 引 言 CMOS集成电路的发展一直遵循Moore定律，通过器件尺寸按比例缩小使集成度迅猛 增长，同时使电路的性能不断提高.提高速度和降低功耗是设计者追求的两个目标，又是 互相制约的两个要求 ‘输出缓冲器是VLSI芯片中必不可少的单元电路，它对整个电路的速 度和功耗有着重要影响.对CMOS输出缓冲器的分析和设计已有很多报导[[1-41，但是对 延迟时间的计算要么用简单的RC模型，要么是很复杂的模型很难用于优化设计 本文基 于a 幂的电流模型公式，对非阶跃输人情况 卜CMOS反相器的延迟时间进行了分析和计 算，并由此导出一个简单的解析公式，作为对缓冲器速度进行优化设计的基础.随着VLSI 芯片集成度不断提高，功耗密度已成为一个突出问题;另外，靠电池供电的便携式设备的 发展，也要求低功耗电路 因此，对输出缓冲器的设计必需兼顾速度和功耗的要求.考虑 到亚微米及深亚微米电路中亚阂值电流的影响，在功耗优化设计中同时计算了动态功耗 (;; 亚阂值电流引起的静态功耗. 以0.8umCMOS工艺为例，对输出缓冲器进行优化设计，分析了缓冲器中反相器的 级数 (由此确定比例因子)及器件闲值电压对总延迟时间和功耗的影响.针对5V电压和 一定的CL/Cin，确定了优化的设计参数。并用SPICE验证了设计结果.尽管是针对0.8Nm CMOS工艺进行设计，所有分析方法和计算程序可用于任何亚微米及深亚微米CMOS组合 逻辑电路的设计. CMOS反相器延迟时Ni和功耗的计算 1)MOS晶体管电流模型 随着MOS晶体管尺寸缩小，各种二级效应的影响越来越大，简单的一级电流模型公式 已不再适用 尽管有很多小尺寸器件的电流模型，但有些形式过于复杂，需要的参数太 多，给使用带来不便。T.Sakurai和R.Newton在一级模型的基础上，考虑了短沟器件的速度 饱和效应，提出一个形式简单的a幂电流模坚曰1即 376 (VOSVT) ID= VD。一VT)}l}VDS (VDS(VD), ， (1) 一VT)} (VDSVDO) 其中灿是吮S-VDD时的饱和电流;编是VGS-VDD时的饱和电压， 针对。.8umCMOS工艺，对一个沟道宽度为叽f08。m的NMOS晶体管，提取出Kb- 1.8V,俪=2.41mA,VT0.8V,a二1.2.对沟道宽度为”哟任意一个晶体管。可得到模型 参数 ,DO={(VD。一VT)t(VDD,ref-VT,.f))a*(IDO,ref*WtWref)， (2) 、一{(VD。一VT)(VDD,re#一VT,ref))a/2，VDO,ref. (3) 2)CMOS反相器延迟时间的模型 假设CMOS反相器中的PMOS晶体管和NMOS晶体管具有相同的导电因子及相同的阐 值电压数值，则反相器有相同的输出上升时间和下降时间 以下降时间为例进行计算， NMOS晶体管取为参考晶体管尺寸 对输人波形采用线性近似，并忽略PMOS晶体管的电 流，只要输人波形的斜率超过输出波形斜率的1/3，这种近似就是合理的。考虑到NMOS