第9章 FPGA的编程与配置.ppt

* * 第9章 CPLD/FPGA的编程与配置 基于电可擦除存储单元的EEPROM或FLASH技术，CPLD一般采用此技术进行编程（Program)，CPLD被编程后改变了电可擦除存储单元中的信息，掉电后可保持； 基于SRAM查找表的编程单元，编程信息保持在SRAM中，掉电后编程信息就丢失，需要在每次上电后重新载入编程信息。因此一般把对FPGA器件的编程称为配置（Configure）； 基于熔丝或反熔丝的编程单元，只能一次编程——Actel的FPGA器件 目前常见的大规模可编程逻辑器件的编程工艺有3种： 又称为加载或下载，是对FPGA器件进行编程的一个过程。基于SRAM工艺的FPGA在每次上电以后需要进行配置。 配置的概念： 在本章中，我们将介绍以下2个方面的内容： Altera FPGA器件的主流配置方式 简单介绍各种配置文件的类型 Altera公司FPGA和CPLD器件系列 1. Stratix 系列FPGA 3. APEX系列FPGA 4. ACEX系列FPGA 5. FLEX系列FPGA 6. MAX系列CPLD 7. Altera宏功能块及IP核 2. Cyclone系列FPGA 9.1 配置Altera FPGA 本节首先介绍Altera FPGA 的配置方式和配置过程，然后介绍Altera FPGA 最常用的几种配置方式，接下来简单介绍Altera FPGA常用的ByteBlaster II下载电缆，最后提一下altera的各种配置芯片。 9.1.1 配置方式和配置过程 根据FPGA在配置电路中的角色，可以有3种方式将配置数据载入 (Download)到目标器件中： FPGA 主动（Active）方式 FPGA 被动（Passive）方式 JTAG方式 1、FPGA 主动（Active）方式 由目标器件来主动输出和控制同步信号（包括配置时钟）给Altera 专用的串行配置芯片（EPCS1和EPCS4等），在配置芯片收到命令后，就把配置数据发给FPGA，完成配置过程。 一、配置方式 在被动方式下，由系统中的其他设备发起并控制配置过程。这些设备可以是Altera的配置芯片(EPC系列), 或是单板上的MPC, CPLD等智能设备。FPGA 在配置过程完全处于被动地位，只是输出一些状态信号来配合整个配置过程。 被动配置方式有许多种模式，包括： 被动串行PS 快速被动并行FPP 被动并行同步PPS 被动并行异步PPA 被动串行异步PSA 这些配置模式可以通过FPGA上的模式选择引脚Msel1、msel0来确定。如下所示： 2、FPGA 被动（Passive）方式 被动串行PS: MSEL1=0, MSEL0=0 快速被动并行FPP: MSEL1=0, MSEL0=0 被动并行同步PPS: MSEL1=1, MSEL0=0 被动并行异步PPA: MSEL1=1, MSEL0=1 被动串行异步PSA: MSEL1=1, MSEL0=0 JTAG模式: MSEL1=0, MSEL0=0 JTAG是IEEE1149.1的边界扫描测试标准接口，从JTAG接口进行配置可以使用Altera 的下载电缆，通过Quartus工具软件 下载。 3、JTAG方式 Terminology—JTAG 是在20世纪80年代由联合测试行动组(Joint Test Action Group) 开发的边界扫描测试技术的标准，该标准提供了有效的测试引线间隔致密的电路板上集成电路芯片的能力，大多数的CPLD/FPGA 厂商的器件遵守IEEE标准，并为输入引脚和输出引脚以及专用的配置引脚提供了边界扫描测试(Board Scan Test, BST）的能力。 边界扫描电路结构图 边界扫描IO引脚功能表 引 脚 描 述 功 能 TDI 测试数据输入 (Test Data Input) 测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。 TDO 测试数据输出 (Test Data Output) 测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。 TMS 测试模式选择 (Test Mode Select) 控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。 TCK 测试时钟输入 (Test Clock Input) 时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。 TRST 测试复位输入 (Test Reset Input) 低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。 在FPGA正常工作时，配置数据存储在SRAM单元中，这个SRAM单元也被称为配置存储器（Configurat