锁相技术-信息094.doc

锁相技术课程论文 论文题目：基于锁相环设计的频率合成器 专 业：信息类 班 级：信息094班 学 号：200900484425 姓 名：马记阳 指导教师：魏平俊 2012年5月 基于锁相环设计的频率合成器 信息094 马记阳 摘 要 锁相技术是专门研究系统相位的技术。由于它的环路结构简单，性能良好，在许多新型电子设备，得到广泛的应用。在此频率合成器中，采用锁相环技术，通过鉴相，实现同步。此频率合成器由锁相集成芯片CD4046和一个四位二进制计数芯片74LS191实现输入频率的分频和倍频，VCOOUT输出结果由数码管显示。并且基于Proteus软件仿真实现。 关键词： 锁相环 倍频器 频率合成 计数器 1 绪论 在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。 锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。用锁相环实现的频率合成器既有频率稳定度高又有改换频率方便的优点。能实现输出频率N倍于输入频率(fo=N?fi)，且在一定频率范围内其输出信号的稳定度完全跟踪输入信号。只要是基准频率的整数倍，便可以得到各种频率的输出。 2 锁相环技术 2.1 锁相环工作原理 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）。 图2.1 锁相环的组成框图 低通滤波器三部分组成，锁相环的组成框图如图2.1所示。 压控振荡器的输出Uo 接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud 大小决定。施加于相位比较器另一个输入端的外部输入信号Ui 与来自压控振荡器的输出信号Uo 相比较，比较结果产生的误差输出电压UΨ 正比于Ui 和Uo 两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud 朝着减小VCO 输出频率和输入频率之差的方向变化，直至VCO 输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO 可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO 锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1 不等于VCO 输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。 2.2 锁相环CD4046芯片介绍 过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046 是通用的CMOS 锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0 为10kHz下功耗仅为600μW，属微功耗器件。图2.2 是CD4046 的引脚排列，采用 16 脚双列直插式，各引脚功能为：1 脚相位输出端，环路人锁时为高电平，环路失锁时为低电平；2 脚相位比较器Ⅰ的输出端；3 脚比较信号输入端；4 脚压控振荡器输出端；5 脚禁止端，高电平时禁止，低电平时允许压控振荡器工作；6、7 脚外接振荡电容；8、16 脚电源的负端和正端；9 脚压控振荡器的控制端；10 脚解调输出端，用于FM 解调；11、12 脚外接振荡电阻；13 脚相位比较器Ⅱ的输出端；14 脚信号输入端；15 脚内部独立的齐纳稳压管负极。 图2.2 CD4046引脚排列图 图2.3 是CD4046 内部电路原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo 的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ 为高电平；反之，Ui、Uo 电平状态相同时（即两个均为高，或均为低电平），UΨ 输出为低电平。当Ui、Uo 的相位差Δφ 在0°-180°范围内变化时，UΨ 的脉冲宽度m 亦随之改变，即占空比亦在改变。从比较器Ⅰ的输入和输出信号的波形（如图2.4 所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信