信号发生器(EDA).docVIP

深 圳 大 学 实 验 报 告 课程名称： 实验名称： 信号发生器 学院： 信息工程学院 专业： 电子信息工程 班级： 2010级电子2班 组号： 指导教师： 报告人： 学号： 实验时间： 2012 年 10 月 31 日 星期 三 实验地点 南区N413 实验报告提交时间： 2012.11.07 实验要求： 题目、信号发生器 要求:1.使用有限状态机设计一个电路，它可以产生如图所描述的两个信号（Out1和Out2）, 该电路只有一个输入时钟信号Clk。Out1和Out2都是周期信号，且周期长度相同。 在两个信号中，一个在靠近Clk的上升沿触发，另一个在Clk的两个边沿上都会发 生变化。 2.不使用有限状态机模型，设计一个电路，完成上述信号Out1和Out2输出； 实验内容： A.不使用有限状态机。 A.1.程序代码 Library IEEE; Use IEEE.STD_LOGIC_1164.ALL; Entity Sig_Gentor is Generic (n : integer := 4); Port ( Clk : in STD_LOGIC; Out1 : buffer STD_LOGIC :=0; Out2 : buffer STD_LOGIC :=0 ); End Sig_Gentor; Architecture Sig_Gentor of Sig_Gentor is Begin Process(Clk) Variable count1,count2:integer range 0 to n; Begin if(Clkevent and Clk=1) then count1:=count1+1; if(count1 = 4 ) then count1:=0; End if; if(count1 = 1 or count1 = 2) then Out1=not Out1; End if; if(count1 = 1 or count1 = 2 or count1 = 3) then Out2=not Out2; End if; End if; if(Clkevent and Clk=0) then count2:=count2+1; if(count2 = 4 ) then count2:=0; End if; if(count2 = 2 ) then Out2=not Out2; End if; End if; End Process; End Sig_Gentor; A.2.仿真代码 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY T_Sig_Gentor IS END T_Sig_Gentor; ARCHITECTURE behavior OF T_Sig_Gentor IS COMPONENT Sig_Gentor PORT( Clk : IN std_logic; Out1 :BUFFER std_logic; Out2 :BUFFER std_logic ); END COMPONENT; --Inputs signal Clk : std_logic := 0; --Outputs signal Out1 : std_logic; signal Out2 : std_logic; -- Clock period definitions constant Clk_period : time := 10 ns; BEGIN -- Instantiate the Unit Under Test (UUT) uut: Sig_Gentor PORT MAP (