西南交大 实验六 CPU寄存器组设计.docVIP

实验六 CPU寄存器组设计 西南交大 计算机组成原理实验（代码） 实验要求:用VDHL语言设计CPU寄存器组,其包括4个8位通用寄存器(R0-R3) 和一个8位专用寄存器PC，R0-R3PC操作方式见下表格，之后要将PC和R0-R3(其中一个)输出并用4个数码管显示。 R0-R3： 寄存器 控制信号 操作 RA1 RA0 Wr Rd R0 0 0 0 1 写入 1 0 读出 R1 0 1 0 1 写入 1 0 读出 R2 1 0 0 1 写入 1 0 读出 R3 1 1 0 1 写入 1 0 读出 PC： Clk’event and clk=’0’ Reset=0 Reset=1 PC=0 M=0 PC=d(15 downto 8) M=1 PC=PC+1 M=2 PC=PC-1 实验原理：8位通用寄存器R0-R3和8位PC的值是由16位D输入决定的，PC取D的高8位，R0-R3取第8位 实验代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity e6 is port(clk,wt,rd,reset:in std_logic; RA,M:in std_logic_vector(1 downto 0); D: in std_logic_vector(15 downto 0); sel:buffer std_logic_vector(2 downto 0); led7:out std_logic_vector(7 downto 0)); end; architecture one of e6 is signal R0,R1,R2,R3,PC,temp:std_logic_vector(7 downto 0); signal data:std_logic_vector(3 downto 0); signal sel_temp:std_logic_vector(2 downto 0); begin process(clk,reset,M) begin if clkevent and clk=0 then if reset=0 then PC else case M is when 00=PC=D(15 downto 8); when 01=PC=PC+1; when 10=PC=PC-1; when others=NULL; end case; end if; end if; end process; process(RA,wt,rd) begin case RA is when00=if wt=0and rd=1 then R0=D(7 downto 0); else if wt=1 and rd=0 then temp=R0; end if; end if; when01=if wt=0and rd=1 then R1=D(7 downto 0); else if wt=1 and rd=0 then temp=R1; end if; end if; when10=if wt=0and rd=1 then R2=D(7 downto 0); else if wt=1 and rd=0 then temp=R2; end if; end if; when11=if wt=0and rd=1 then R3=D(7 downto 0); else if wt=1 and rd=0 then temp=R3; end if; end if; end case; end process; process(clk) begin if clkevent and clk=1 then sel_temp=sel_temp+1; if sel_temp=011 then sel_temp=000;end if; sel=sel_temp; case sel_temp is when 000=data=temp(7 downto 4); when 001=data=temp(3 downto 0); when 010=data=PC(7 downto 4); when 011=data=PC(3 downto 0); when others=NULL; end case; end if;