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实验五 计数器的设计 姓名：zht 学号： 班级：15自动化 日期：2016/11/11目录 一、 实验内容 3 二、 设计过程、逻辑图及仿真 4 ①设计过程 4 ②逻辑图及仿真 5 三、实验数据及总结 8 ①实验数据 8 ②总结 10 实验内容 用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出的波形。 用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出的波形。 用JK触发器和门电路设计一个特殊的12进制同步计数器，其十进制的状态转换为从01依次计数到12，再回到01开始新一轮计数。 实验仪器： 实验箱，示波器。 器件：74LS73，74LS00，74LS08，74LS20 设计过程、逻辑图及仿真 ①设计过程： 异步计数器是将CLK应用于第一个JK触发器的时钟输入上，然后将输出Q接入后一个JK触发器的时钟输入，后面的连接方式都是由前一个JK触发器的输出Q作为后一个JK触发器的时钟输入。异步计数器的原理是由于实验箱上的JK触发器是下降沿触发，第一个JK触发器的输出Q1每一个时钟周期变化一次，即经过两个时钟周期后Q1经过了一个周期。同理，由于第一个JK触发器的输出Q1是第二个的时钟输入，所以经过两个Q1周期后第二个JK触发器的输出Q2经过了一个周期，即每四个时钟周期的时间Q2经过一个周期。以此类推，则第三个JK触发器的输出Q3的周期是时钟周期的八倍，第四个JK触发器的输出Q4是时钟周期的十六倍，因而Q4、Q3、Q2、Q1组成了一个16进制计数器。该计数器的缺点是由于传输延迟会在其中积累，会限制计数器按时钟运行的速度。 同步计数器将CLK应用于每个JK触发器的时钟输入上。第一个JK触发器的输出Q连接到第二个JK触发器的J和K。此后前一个JK触发器的输出和后一个JK触发器的输出经过与门后共同作为再后一个JK触发器的J和K输入。如此一来，第二个JK触发器的J、K输入由第一个JK触发器的输出Q1控制，时钟每变化两个周期Q1会变化一个周期，而只有当Q1为0时第二个触发器在经过时钟下降沿时才会使输出Q2的状态发生改变，即Q2的周期为Q1的两倍，时钟周期的四倍。接着由于Q1和Q2经过与门后作为第三个触发器的J、K输入，即为第三个JK触发器的J、K输入，故只有当Q1、Q2均为0时第三个触发器在经过时钟下降沿时才会使输出Q3的状态发生改变，即Q3的周期为Q1的四倍，时钟周期的八倍。以此推类，按照此接法，第四个触发器的输出Q4的周期为Q1的八倍，即时钟周期的十六倍。因而Q4、Q3、Q2、Q1组成了一个十六进制计数器。此种方法因为避免了传输延迟的积累，故比异步计数器更适用于时钟频率高的数字电路中。 实验箱上的JK触发器即74LS73带有清零端，因而要实现十二进制同步计数器可以先按照第二个实验内容连接一个十六进制同步计数器，然后将Q4、Q3、、Q1接入74LS20与非门的输入端，将其输出X接入第四、第三、第二个JK触发器的清零端。如此每当计数器数到13即Q4Q3Q2Q1为1101时，74LS20的输出X会变为0并使第四、第三、第二个JK触发器的输出Q置零，Q4Q3Q2Q1便会立即变为计数器数到1的状态0001，并开始新一轮循环，这样便能使计数器在数完12过后开始数13的一瞬间回到数1的状态，十六进制同步计数器便转变为一个十二进制同步计数器。 ②逻辑图及仿真： 实验内容一逻辑图： 实验内容一仿真： 实验内容二逻辑图： 实验内容二仿真： 实验内容三逻辑图： 实验内容三仿真： 从仿真结果中可以看出，仿真大部分都符合实验内容的要求，但仿真中触发器的输出都是在时钟的上升沿经过时发生改变，不符合74LS73是由时钟下降沿触发的性质。检查电路后没有发现问题，猜测可能是proteus软件自身的问题。 三、实验数据及总结 ①实验数据： 实验内容一： 实际连线图： 波形图： 实验内容二： 实际连线图： 波形图： 实验内容三： 实际连线图： 注：波形图中，D0、D1、D2、D3、D4均对应于CP、Q1、Q2、Q3、Q4。 ②总结： 可以看出，波形图与预期结果十分符合，达成了实验内容的要求。另外，实验内容一的波形图可以看到每个JK触发器的输出与上一个JK触发器的输出相比都有一些延迟，这是异步计数器传输延迟积累的结果，而实验内容二同步计数器的波形图则可以看到只有时钟输入到JK触发器时会产生一个传输延迟，传输延迟不会积累，验证了同步计数器更适于在高速数字电路中工作。 实验问题：一开始在做实验内容三即实现十二进制计数器时，我打算推导出十二进制计数