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第五章 时序逻辑电路 同步十进制加法计数器74LS160的逻辑图 74160的功能表与74161的功能表相同 b)．同步十进制减法计数器 从同步二进制减法计数器基础上演变而来．主要在于实现如何使0000状态减1后跳变为1001状态． 其驱动方程和状态方程如下： T0=1 T1=Q0 (Q1Q2Q3) T2=Q0Q1(Q1Q2Q3) T3=Q0Q1Q2 Q0n+1=Q0 Q1n+1=Q0 (Q2+Q3) Q1+Q0 Q1 Q2n+1=(Q0Q1Q3)Q2+(Q0+Q1) Q2 Q3n+1=(Q0Q1Q2)Q3+ (Q0+Q1+Q2)Q3 状态转换表： 单时钟同步十进制可逆计数器74LS190的逻辑图 当加／减控制信号U/D=0时做加法计数； 当U/D=1时做减法计数 二、异步计数器： 1．异步二进制计数器：采用从低位到高位逐位进位的方式工作。 由T′触发器构成，只需将低位触发器的Q端接至高位触发器的时钟输入端就行了。 由时序图可见，触发器输出端状态的建立要比CP下降沿滞后一个传输延迟时间。 用上升沿触发的T′触发器同样可以组成异步二进制加法计数器，但每一级触发器的进位脉冲应改由Q端输出。 由T′触发器组成的异步二进制减法计数器 异步二进制加法和减法计数器都是将低位触发器的一个输出端接到高位触发器的时钟输入端而构成。采用下降沿动作的T′触发器时，加法计数器以Q端为输出端，减法计数器以Q端为输出端。而在采用上升沿动作的T ′触发器时，情况正好相反，加法计数器以Q端为输出端，减法计数器以Q端为输出端。 2．异步十进制计数器 J0=K0=1 J1=Q3 , K2=1 J2=K2=1 J3=Q1Q2 驱动方程： 状态方程与时钟条件： Q0n+1=Q0 (CP0) Q1n+1=Q3Q1 (CP1=Q0) Q2n+1=Q2 (CP2=Q1) Q3n+1=Q1Q2Q3 (CP3=Q0) 异步十进制加法计数器的时序图 和同步计数器相比，异步计数器具有结构简单的优点。但异步计数器也存在两个明显的缺点：一个是工作频率比较低，因为异步计数器的各级触发器是以串行进位方式连接的；第二个是在电路状态译码时存在竞争－冒险现象。 二－五－十进制异步计数器74LS290 F1和F3的CP端从CP1端单独引出。若以CP0为计数脉冲输入端、Q0为输出端，即得到二进制计数器（或二分频器）；若以CP1作为计数脉冲输入端、Q3为输出端，则得到五进制计数器（或五分频器）；若将CP1与Q0相连，同时以CP0为计数脉冲输入端、Q3为输出端，则得到十进制计数器（或十分频器）。 三、任意进制计数器的构成方法： 目前常见的计数器芯片在计数进制上只做成应用较广的几种类型，如十进制、十六进制、7位二进制、12位二进制、14位二进制等。在需要其它任意一种进制的计数器时，只能用已有的计数器产品经外电路的连接方式得到。 假定已有的是N进制计数器，而需要得到M进制计数器。 1．当MN时：应使计数过程中跳跃N－M个状态 两种方法：置零法（复位法）和置数法（置位法）。 置零法如右图所示。电路一进入SM状态就立即被置成S0状态，所以SM状态仅在极短的瞬时出现，在稳定的状态循环中不包括SM状态。 置零法适用于有异步置零输入端的计数器。 例：利用同步十进制计数器74160接成同步六进制计数器 采用置零法将74160接成六进制计数器 由于置零信号随着计数器被置零而立即消失,所以置零信号持续时间极短,如果触发器的复位速度有快有慢,则可能动作慢的触发器还未来得及复位置零信号已经消失,导致电路误动作. 克服这个缺点,常采用如右图所示的改进电路。 置数法：适用于有预置数功能的计数器电路。通过给计数器重复置入某个数值的方法跳越N－M状态。 例：利用置数法将74160接成六进制计数器。 2．当MN时：必须用多片N进制计数器组合构成，连接方式可分为串行进位方式、并行进位方式、整体置零方式和整体置数方式几种。 例1：试用两片同步十进制计数器接成百进制计数器。 并行进位的连接方式 例2.试用两片同步十进制计数器74160接成二十九进制计数器 串行进位的连接方式 四．移位寄存器型计数器 １．环形计数器 将移位寄存器首尾相接，即D0=Q3，在连续不断地输入时钟信号时寄存器里的数据将循环右移。 环形计数器的状态转换图： 取由1000、0100、0010和0001所组成的状态循环为所需要的有效循环，那么同时还存在着其他几种无效循环。可见，一旦脱离有效循环之后，电路将不会自动返回有效循环中去，所以此种环形计数器时不能自启动的。为确保它能正常工作，必须首先通过串行输入端或并行输入端将电路置成有效循环中的某个状态，然后再开始计数。 能自启动的环形计数器电路 状态方程： Q0n+1=Q0+Q1+Q2 Q1n+1=Q0