第21章-触发器和时序逻辑电路PPT.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * D触发器状态表 D Qn+1 0 1 0 1 上升沿触 发翻转 2. 逻辑功能 CP 上升沿前接收 信号 , 上升沿时触发 器翻转， ( 其 Q 的状 态与 D 状态一致， 但 Q 的状态总比 D 的状态变化晚一步 , 即 Q n +1 = D n 。 上升 沿后输入 D 不再起 作用，触发器状态 保持 , 即不会空翻。 D 触发器工作波形图 CP D Q 上升沿触发翻转 21.1.4 触发器逻辑功能的转换 1. 将JK触发器转换为 D 触发器 当J=D，K=D时，两触发器状态相同 仍为下降沿 触发翻转 2. 将JK触发器转换为 T 触发器 (保持功能) (计数功能) 当J=K时，两触发器状态相同 3. 将 D 触发器转换为 T′触发器 触发器仅具有计数功能。 即要求来一个CP， 触发器就翻转一次。 CP Q Q D 触发器逻辑状态表 触发器逻辑状态表 D Q n +1 0 1 0 1 触发器逻辑状态表 触发器逻辑状态表 D Q n +1 0 1 0 1 0 1 0 1 21.3 计数器 计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。 分类 加法计数器 减法计数器 可逆计数器 (按计数功能 ) 异步计数器 同步计数器 (按计数脉冲引入方式) 二进制计数器 十进制计数器 N 进制计数器 (按计数制) 21.3.1 二进制计数器 按二进制的规律累计脉冲个数, 它也是构成其他进制计数器的基础。要构成 n位二进制计数器，需用 n个具有计数功能的触发器。 1. 异步二进制计数器 异步计数器：计数脉冲CP不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。 三位二进制减法计数器状态表 二进制计数器： 按二进制规律计数 3 位异步二进制加法计数器 1 0 1 0 当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次。 CP 计数脉冲 在电路图中J、Ｋ悬空表示J、K=1。 每来一个CP翻转一次 当相邻低位触发器由1变 0 时翻转 下降沿 触发翻转 异步二进制加法计数器工作波形 2分频 4分频 8分频 Q0 Q1 Q2 每个触发器翻转的时间有先后，与计数脉冲不同步。 每经过一个触发器，脉冲的周期就增加一倍，频率减为一半。 ？ ？ 各 D 触发器已接成T′触发器，即具有计数功能。 用D触发器构成 3 位二进制异步加法计数器。 2. 若构成减法计数器, CP 端又如何连接？ 思考 1. 各触发器的CP 端应如何连接？ 八进制异步减法计数器电路 (a) D 触发器构成； (b) JK触发器构成 2. 同步二进制计数器 异步二进制加法计数器线路连接简单。 各触发器逐级翻转，因而工作速度较慢。 同步计数器：计数脉冲同时接到各位触发器，各位触发器状态的变换与计数脉冲同步。 同步计数器由于各触发器同步翻转，因此工作速度快，但接线较复杂。 同步计数器组成原则: 根据翻转条件,确定触发器级间连接方式，找出J、K 输入端的连接方式。 2. 同步二进制计数器 4 位二进制加法计数器的状态表 四位二进制同步计数器级间连接的逻辑关系 由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。 （加法） （减法） 由主从型 JK 触发器组成的同步 4 位二进制加法计数器 计数脉冲同时加到各位触发器上，当每个计数脉冲到来后，触发器状态是否改变要看J、K的状态。 与关系 例: 分析图示逻辑电路的逻辑功能,说明其用处。 设初始状态为 000 。 解：1. 分析电路组成： 该电路是一异步时序逻辑电路，由三个JK触发器组成。 解：2. 列出各触发器J、K端和CP端的 驱动方程，输出方程和时钟脉冲方程 CP0= CP K0 =1 J0 =Q2 K1 =1 J1 =1 CP1= Q0 J2=Q0Q1 K2 =1 CP2= CP 解：3. 根据公式 可得： R D Q 1J 1K Q Q 0 FF 0 1J 1K Q Q 1 FF 1 1J 1K Q Q 2 FF 2 CP 计数脉冲 C1 C1 C1 Q Q R D Q 1J 1K Q Q 0 FF 0