集成电路设计原理第1章集成电路制造工艺流程.pptVIP

 §1-1 双极型集成电路工艺 1.1.1典型PN结隔离工艺流程(分步图示) 1.1.1典型PN结隔离工艺流程(分步图示) 1.1.1典型PN结隔离工艺流程(分步图示) 1.1.1典型PN结隔离工艺流程(分步图示) 1.1.1典型PN结隔离工艺流程(分步图示) 1.1.1典型PN结隔离工艺流程(分步图示) 1.1.1典型PN结隔离工艺流程(分步图示) 1.1.2典型PN结隔离工艺 （光刻掩膜版汇总） 1.1.3典型PN结隔离工艺 （正视版图汇总） 1.1.4 外延层电极的引出 1.1.5 埋层的作用 1.1.6 隔离的实现 1.1.7 其它双极型集成电路工艺简介 1.1.7 其它双极型集成电路工艺简介 1.1.7 其它双极型集成电路工艺简介 1-1 思考题 1-1 作业 §1.2 MOS集成电路工艺 1.2.1 N阱硅栅CMOS工艺主要流程(分步图示)  （1）衬底准备 1.2.1 N阱硅栅CMOS工艺主要流程(分步图示)  （2）氧化（薄氧+生长Si3N4 ）、光刻N-阱(nwell) 1.2.1 N阱硅栅CMOS工艺主要流程(分步图示)  （3） N-阱注入，N-阱推进，退火，清洁表面 1.2.1 N阱硅栅CMOS工艺主要流程(分步图示) （4）长薄氧、长氮化硅、光刻场区(active反版) 1.2.1 N阱硅栅CMOS工艺主要流程(分步图示)  （5）场区氧化（LOCOS）, 清洁表面 (之前可做N管场区注入和P管场区注入，提高场开启；改善衬底和阱的导电性能，减少闩锁效应（第2章）） 1.2.1 N阱硅栅CMOS工艺主要流程(分步图示)  （6）栅氧化,淀积多晶硅，多晶硅N+掺杂，反刻多晶 （polysilicon—poly)（之前可作开启电压VTN调整注入） 1.2.1 N阱硅栅CMOS工艺主要流程(分步图示)  （7） 光刻P+ active注入区（Pplus ）， P+注入， （ 硅栅自对准） 1.2.1 N阱硅栅CMOS工艺主要流程(分步图示)  （8）光刻N+ active注入区（Nplus —Pplus的反版）， N+注入， （ 硅栅自对准） 1.2.1 N阱硅栅CMOS工艺主要流程(分步图示)  （9）淀积BPSG，光刻接触孔(contact)，回流 1.2.1 N阱硅栅CMOS工艺主要流程(分步图示)  （10）蒸镀金属1，反刻金属1（metal1) 1.2.1 N阱硅栅CMOS工艺主要流程(分步图示)  （11）绝缘介质淀积，平整化，光刻通孔(via) 1.2.1 N阱硅栅CMOS工艺主要流程(分步图示)  （12）蒸镀金属2，反刻金属2（metal2) 1.2.1 N阱硅栅CMOS工艺主要流程(分步图示)  （13）钝化层淀积，平整化，光刻钝化窗孔(pad) 1.2.2 N阱硅栅CMOS工艺 光刻掩膜版汇总简图 1.2.3 N阱硅栅CMOS工艺（正视版图） 1.2.4 局部氧化的作用 1.2.5 场区注入的作用 1.2.6 硅栅自对准 1.2.7 MOS管衬底电极的引出 1.2.8 LDD注入 1.2.9 接触孔掺杂 1.2.10 其它MOS工艺简介 1-2 思考题 1-2 作业 §1.3 BI CMOS工艺简介 1.3.1以CMOS工艺为基础的BI-MOS工艺 1.以P阱CMOS工艺为基础 1.3.1以CMOS工艺为基础的BI-MOS工艺 2.以N阱CMOS工艺为基础 1.3.2以双极型工艺为基础的BI-MOS工艺 1-3 作业 P-Sub N阱 P-Sub N阱 P-Sub N阱 P-Sub P-Sub N阱 P-Sub N阱 P-Sub N阱 P-Sub N阱 P-Sub N阱 N阱 ?有源区 ?多晶 ?Pplus ?Nplus ?引线孔 ?金属1 ?通孔 ?金属2 ?钝化孔 2. 减缓表面台阶，提高布线可靠性 P-Sub N-阱 1.生成场区厚氧化层，提高场区阈值电压 P-Sub N-阱 1. 提高场区阈值电压（有利于减小场氧化层厚度，降低表面台阶） 2. 有利于抑制闩锁效应（提高阱和衬底的导电性） 在硅栅形成后，利用硅栅的遮蔽作用来形成MOS管的沟道区，使MOS管的沟道尺寸更精确，寄生电容更小。 P-Sub N-阱 NMOS管和PMOS管的衬底电极都从上表面引出，由于P-Sub和N阱的参杂浓度都较低，为了避免整流接触，电极引出处必须有浓参杂区。 P-Sub N-阱 在P+（N+）有源区注入前可以进行LDD注入，以便减小短沟道效应(热载流子效应)。 用Pplus版光刻后进行PMOS管LDD注入， 用Nplus版光刻后进行N