VHDL重点 修订版.doc

问答题20分 填空题10分 选择题10分 程序分析题30分 编程题30分 简答题 1. VHDL 的全称是什么？利用它设计硬件电路有哪些优点？ 答：VHDL 的全称Very High Speed Integrated Circuit Hardware Description Language（超高速集成电路硬件描述语言，利用VHDL 设计硬件电路具有以下特点： （1） 设计文件齐全、方法灵活、支持广泛 （2） 系统硬件描述能力强 （3） VHDL 语言可以与工艺无关编程 （4） VHDL 语言标准、规范、易于共享和复用 2.一个完整的VHDL语言程序由哪几个部分构成，每个部分作用是什么。 答：一个完整的VHDL语言程序由库，包集合，实体，构造体和配置五个部分组成。库包含若干个包集合，确定程序所需要调用的函数，数据类型等；包集合内存有具体函数，数据类型的定义；实体说明系统的端口与类属参数；构造体完成系统内部逻辑关系与具体电路的实现；配置则说明实体与构造体的连接关系，通过配置，同一实体可搭配不同构造体。 3.简述VHDL语言构造体的描述方式及各自特点。 答：行为描述，RTL描述方式，结构描述方式。行为描述主要是对系统数学模型的描述，一般进行仿真难以进行逻辑综合；RTL描述主要是对系统内部构造与逻辑关系的描述，可以进行逻辑综合；结构描述大量使用模块化描述方式，采用component语句,block语句，便于实现积木化结构，能够进行逻辑综合。 4.VHDL 语言中客体的概念及使用范围 VHDL 语言中可以赋予一个值的对象称为客体；客体主要包括三种：信号、常数、变量； 信号和常数为全局量，变量为局部量 5.请从申明格式、赋值符号、赋值生效时间、作用范围等方面对信号和变量进行比较分析。 答： ① 申明时关键字不一样，变量为：VARIABLE；信号为：SIGNAL。但申明时赋初值均用“：＝”符号。 ②赋值符号不同：信号赋值用“﹤＝”；变量赋值用“：＝”。 ③赋值生效时间：信号赋值△延时后生效；变量赋值立即生效。 ④声明引用范围：信号在构造体内（进程外）申明，整个构造体内有效；变量主要在进程内申明，只在进程内有效。 6.Bit数据类型和std_logic数据类型有什么区别。 答：Bit表示一位的信号值，取值只能为1或0； std-logic取值为9值逻辑系统有1，0，X, 高阻态等；std-logic前需要加入下列语句：Library ieee;Use ieee.std_logic_1164.all; Bit前不需要加。 7.写出五种以上的VHDL语言的标准数据类型。 布尔(BOOLEAN)数据类型、位(BIT)数据类型、位矢量(BIT_VECTOR)数据类型 字符(CHARACTER)数据类型、整数(INTEGER)数据类型、实数(REAL)数据类型 字符串(STRING)数据类型、时间(TIME)数据类型 8. 说明下列各定义的意义： SIGNAL A , B , C : BIT : =’0’; CONSTANT m1 , m2 : TIME : 10ns ; VARIABLE temp1,temp2 : STD_LOGIC ：=’x’; 答：○1定义3个位数据类型的信号A、B、C,它们取值为0； ○2定义2个时间数据类型的常量m1、m2,它们值为10ns; ○3定义3个标准逻辑位 STD_LOGIC数据类型的变量temp1、temp2,它们的值是X。 9、 顺序语句和并行语句有什么区别？VHDL编程中需要注意些什么？ 答：并行语句主要有一般信号赋值语句、条件信号赋值语句、选择信号赋值语句； 顺序语句主要有顺序控制语句（如：if语句、case语句、循环语句等）和wait语句。 并行语句存在于进程外，并发执行，与语句所处的位值无关；顺序语句存在于进程内，语句按顺序执行，与语句所处的位值有关。VHDL编程中，顺序控制语句（如：if语句、case语句、循环语句等）必须存在于进程内。 10.简述VHDL语言中端口模式 IN，OUT，BUFFER和INOUT 各自的特点及OUT与 BUFFER的主要区别？ 答：端口模式中各自的含义与特点为：IN：输入；OUT：输出；BUFFER：带反馈的输出，可读可写；INOUT：双向。 OUT，BUFFER的区别：OUT模式下的信号，在程序中只能作为对象被赋值，不能作为源赋给其他信号；BUFFER模式下的信号，在程序中既可作为对象被赋值，又可作为源赋给其他信号，对象和源是同时发生，是同一个信号。 11. 进程语句是设计人员描述结构体时使用最为频繁的语句，简述其特点。 答：a.它可以与其它进程并发执行，并可存取结构体或实体中所定义的信号； b.进程结构中的所有语句都是按顺序执行的