数字逻辑10Hz-50Hz正弦信号周期测量电路设计.docVIP

课 程 设 计 （说明书） 班级 学号 学 生 姓 名 指 导 教 师 课 程 设 计 任 务 书 课 程 名 称 课程设计 课程设计题目 课程设计的内容及要求： 二、设计要求 1．计数器的最大值为500。 2．时钟电路的周期为1mS。3．用LED数码管显示。 4．根据技术指标，通过分析计算确定电路和元器件参数。 5．画出电路原理图（元器件标准化，电路图规范化）。 三、实验要求 1．根据技术指标制定实验方案；验证所设计的电路，用multisim软件仿真。 2．进行实验数据处理和分析。 四、推荐参考资料 1. 童诗白，华成英主编．模拟电子技术基础．[M]北京：高等教育出版社，2013年 五、按照要求撰写课程设计报告 成绩评定表： 序号 评定项目 评分成绩 1 设计方案正确，具有可行性，创新性（15分） 2 设计结果可信（例如：、仿真结果）设计报告的规范化、参考文献充分最终评定成绩（以优、良、中、及格、不及格评定）一、概述 500,基础时钟的周期为1mS,用LED数码管显示结果。其原理为用三五定时器产生时钟信号，同时用脉冲整形电路使待测信号的整个周期输出为高电平，并把时钟信号与整形后的待测信号叠加，记录在整形后的待测信号的高电平内时钟信号的个数，用此个数与时钟信号的周期相乘，既得出待测信号的周期大小。 方案论证 1 周期测量电路的原理框图 整个电路的模块图如上图所示，分为五个部分。为脉冲整形电路，分频器，显示电路，计数器和时钟产生电路。脉冲整形电路是把待测信号的一个周期转变成高电平输出。分频器的作用是增大信号周期，减小信号频率，使得频率较高的待测信号频率减小，提高测量的准确度。时钟产生电路的原理是由555定时器构成，产生周期为1mS的时钟信号。计数器即记录在整形后待测信号的高电平内时钟信号的个数。 三、电路设计 1. 脉冲整形电路是由频率发生器和一片十进制计数器74ls160构成的。时钟输入端接进频率发生器产生的信号，输出端可以把输入信号整形成方波，CLK为上升沿有效，第一个上升沿来时输出端为0001，输出高电平。当下一上升沿信号来时，输出端为0010，QB端通过非门接入ENP和ENT端，使芯片停止工作。从而输出一个完整周期的高电平脉冲信号电路如图2所示。 输出整形后的待测信号 图2 脉冲整形电路 2.分频器 分频器由计数器和数据选择器两部分组成。其中计数器用三片十进制同步加法器74ls16连接完成。此加法电路采用串行连接方式。 原始信号每经过一个芯片周期便扩大十倍。脉冲整形电路将一个周期正弦波整形后，输出的为一个周期时间的高电平方波,所以信号经过第一个芯片时周期为原周期的十倍，经过第二个芯片为原周期的一百倍,进过第三个芯片为原周期的一千倍。 再把每个芯片的输出端接在八选一数据选择器74ls151上，通过八选一数据选择器的ABC端控制选择电路。 当输入000时选择输出一个周期，输入001选择输出十倍周期，输入010时选择一百倍周期，选择011选择输出一千倍周期。电路如图所示。3 分频器电路 时钟产生电路 时钟产生的原理是555定时器构成多谐振荡电路，实验要求输出为1ms的信号，所以根据公式： T=（R1+2R2）Cln2 1的理论值应取48kΩ，电阻2取值47kΩ，电容取值10.3nf。电路如图4所示。 图4 时钟产生电路 计数器和显示电路 因为要记录的最大的个数是500，所以需要使用3个74ls160连接而成。将时钟信号作为计数器CLK，将被测信号作为最低位的74ls160的驱动信号。为了使计数器记录数目的最大个数为500，故将最高位的74ls160的输出QA和QC接到一个与非门上，然后输出到最低位的控制端ENP、ENT，当计数器记录到第500时，或者被测信号变为低电平时，计数器就停止计数。显示电路用三个DCD_HEX组成，电路如图5所示。 图5 计数器和显示电路 四、性能测试 1.测试 图6 脉冲整形电路测试 时钟产生电路测试 7 时钟产生信号测试 电路整体性能测试(1) 输入20Hz正弦波信号，计数器显示50，如图8所示。 图8 输入20Hz信号 (2) 输入50Hz的正弦波信号，计数器显示20，如图9所示。 图9 输入50Hz信号 五、结论 Miltisim软件上动手连接时又出现了这样或那样的错误。例