时序逻辑电路1第三章 时序逻辑电路.ppt

第三章 时序逻辑电路 时序电路的特点： 电路的输出不仅与当时的输入有关，而且与电路原来的输出状态（输入控制历程）有关。 时序电路的结构： 含有能够记忆状态Q（输入控制历程）的元件——双稳态触发器，电路中有反馈路径（输出端连到输入端）。 时序逻辑函数的状态方程式： 电路当前的状态同时受输入X和电路原来的状态控制。 Q n+1=f（X，Qn） 次态Qn+1——控制条件变化后触发器的新状态； 现态Qn——控制条件变化前触发器原来的状态。 3.1.1 RS触发器 RS触发器具有两个开关量的激励输入端R、S： R的有效电平使触发器复位（Reset），Q=“0”； S的有效电平使触发器置位（Set），Q=“1”。 一、与非门构成的基本RS触发器（R、S低电平有效） 当R或S有效时触发器立即复位或置位，两者不能同时有效。 二、由 电平C控制的钟控RS触发器（R、S高电平有效） 1）当C=0时， 基本RS触发器的输入始终为“1” （与激励输入R、S无关） ，所以状态不能改变。 2）当C=1时，允许激励输入R、S控制触发器状态改变。 三、由CP 边沿控制的主从RS触发器（R、S高电平有效） 1）当CP=1时， 主RS触发器状态根据的激励输入改变，但从触发器控制无效所以状态不变； 2）当CP=0时，从RS触发器状态改变，但主触发器控制无效，状态不受激励输入R、S影响。 所以，主从触发器的输出状态只能在CP 的有效沿瞬间变化。 3.1.3钟控D触发器 D触发器——只有一个激励输入D， 当触发有效时，触发器状态与D相同，没有约束条件。 一般有集成钟控D触发器、主从D触发器和边沿D触发器。 特征方程:Qn+1=D 3.1.4主从JK触发器(CP下降沿触发） JK触发器——有两个编码量的激励输入J、K，当触发有效时，可以控制触发器状态分别为 置位（Qn+1=“1”）、复位（Qn+1=“0”），保持（Qn+1= Qn）、翻转（Qn+1= Qn）。 一般有集成主从JK触发器和边沿JK 触发器。主从JK触发器存在一次变化现象（主触发器状态在CP=1期间只能变化一次）。 集成触发器的强制复位、置位端RD、SD： 不受触发信号CP控制，立即影响触发器的状态，用于触发器的初始状态设置，一般为低电平有效。当触发器受触发信号CP同步控制时，强制控制输入RD、SD必须为无效电平1。 主从触发器的一次变化现象 1、负边沿JK触发器工作原理 3.1.6 T触发器 一个激励输入T，特征方程：Qn+1=TQn+TQn 若T=0，触发时状态不变；若T=1，触发时状态翻转。 当JK触发器的两个激励输入相同时，具有T触发器的特性。 T’（计数型）触发器 没有激励输入，触发时钟有效时状态总是翻转，类似用一位二进制码累计时钟脉冲的个数。 特征方程： Qn+1=Qn 当激励J=K=1 时，JK触发器具有计数特性。 当激励D=Q 时，D触发器具有计数特性。 当激励T=1 时，T触发器具有计数特性。 计数型触发器的状态输出信号周期是时钟信号周期的一倍。 具有二分频功能。 触发器的次态方程及时序波形图分析 1、根据电路图中各触发器的连接关系列出激励（R、S、J、K、D、T）的组合逻辑方程； 2、将激励方程代入该触发器的特征方程得其次态方程； 3、将触发条件满足时（CP脉冲 的有效边沿）的激励信号和现态Qn（CP 有效沿前的Q）代入次态方程确定其次态Qn+1。 例： D 触发器的激励 D=Q，次态方程 为：Qn+1=Qn 呈计数特性，在CP 上升沿时状态翻转； JK触发器的JK相连 呈T触发器特性，T 由D触发器输出Q0 控制，CP下降沿时 Q0=0，Q1保持； Q0=1，Q1翻转。 例：单脉冲产生电路。 将脉冲宽度（高 电平1的时间）大 于时钟周期的输 入M信号转换成 脉冲宽度恒定为 一个CP周期的输 出信号Y。 3.2锁存器、寄存器和移位寄存器 基本概念： 一、1个触发器可以记忆1位二进制数，由同一个写使能信号共同控制的n个触发器一次可记忆n位二进制数（一般n=4或8），根据触发方式不同称为锁存器或寄存器。 二、锁存器由钟控触发器构成，寄存器由边沿触发器构成。 三、三态门——由使能信号E控制的电子开关，可输出低电平、高电平、高阻三种状态。 当E为有效电平时，电子开关接通，输出与输入相同或相反，为低电平或高电平（ 0或1 ）； 当E为无效电平时，电子开关断开，输出为高阻状态。 三、移位寄存器——由多位边沿D触发器组成，激励输入端按位序i顺序串接。 寄存器内的数据可以向高位移动（左移）或向低位移动（右移），每个时钟脉冲CP使数据移动一位。 1、左移时串行数据从SL（最低位寄存器输入端