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的设计8位全加器
实验三：设计8位全加器
实验目的
熟悉利用Quartus II的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
实验内容及步骤
先由一个半加器构成一个全加器，再由一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低位输入信号cin相接。而一个1位全加器可以按下图的方法来完成。
三、实验内容
按照课本介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。
建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。建议选择电路模式1；键2、键1输入8位加法数；键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout。
（2）仿真波形
（3）实验电路模式： 模式1
引脚锁定信息：
端口名 结构图上信号名（锁定的端口）
四、实验总结：
通过这次的实验，熟悉了VHDL文本设计流程的全过程，还熟练掌握了层次化设计的方法，并把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
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