EDA课程设计--多功能数字钟.doc

多功能数字钟 【摘要】运用EDA知识，利用QuartusII制作数字钟。数字钟由分频模块，计数模块、显示模块、报时模块等几部分构成，数字钟的时、分、秒由一个24进制计数器（00-23），两个60进制计数器（00-59）级联构成。以10进制计数器74160来实现时间计数单元的计数功能。利用一片7447，采用分时复用方式，连接LED数码管显示。 【关键词】VHDL 数字钟 QuartusⅡ11.0 校时 Design of multi-functional digital clock Abstract:In?this?study,?Multifunction?digital?clock?on?the?design?and?simulation?through?Using?Quartus2?software;downloaded?to?the?FPGA??after?Successful?simulation,clock?display?on?the?led;?achieve?the?required?functions?through?reusing?switch???main?modules?are:?dynamic?display?circuit,?Set?the?clock?hours，?the?music?circuit,?keypad?circuit;?features?include:?clock?display,?alarm?clock?and?hourly?chime。 Keywords?：EDA、VHDL、QuartusII?、Digital?Clock? EDA技术是一门迅速发展的新技术，涉及面广，内容丰富。利用EDA技术进行电子系统设计具有很多特点。EDA将大量的电路功能集成到一个芯片中，并且可以由用户自行设计逻辑功能，提高了系统的集成度和可靠性。运用EDA技术可以方便、快捷设计电路系统。 本文基于EDA系统，在Quartus II 11.0软件平台上，完成了多功能数字钟电路的设计。采用VHDL硬件描述语言描述数字钟电路，完成对电路的功能仿真。在设计过程中，重点探讨了数字钟电路的设计思路和功能模块划分，通过分析仿真波形表明设计的本电路完成了预期的功能。 1 多功能数字钟工作原理 1.1 多功能数字钟系统原理 本多功能数字钟由计数模块、控制模块、报时控制模块以及显示模块构成，顶层系统框图如图1.1所示。 各模块电路功能如下： 1）秒计数器、分计数器、时计数器组成最基本的数字钟，其计数输出送7段译码电路由数码管显示。 2）基准频率分频器可分频出标准的1Hz频率信号，用于秒计数的时钟信号；分频出4HzZ频率信号，用于校时、校分的快速递增信号；分频出64Hz频率信号，用于对按动“校时”，“校分”按键的消除抖动。 数字钟的计时周期为24小时，显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟主要由“时”“分”“秒”计数器校时电路组成。将标准信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60 秒发送一个“分脉冲”信号，该信号将被送到“时计数器”，“时计数器”采用24进制计数器，可实现对一天24 小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位LED七段显示器显示出来。校时电路是用来对“时”“分”显示数字进行校时调整的。 2 顶层原理图 系统顶层原理图如图2.1所示。 时序仿真：程序仿真主要由计数器完成，在时钟脉冲作用下，完成始终功能，由时序图可以看出每个时钟上升沿到来时加一，当接受到REST信号，即REST为高电平，所有计数为零，并重新计数，SETMIN 和SETHOUR可以完成调节时钟功能，都是高电平调节，每来一个脉冲，相应的时或分加1。时序仿真图如图2.2所示。 时计数模块：时计数，在分进位信号为高电平时，计数一次，以24次为一个循环时计数模块就是一个2位10进制计数器，记数到23清零。时计数模块原理图如图3.1所示。 时计数； library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt_h is port(en,clk,clr:in std_logic; dout:out std_logic_vector(7 downto 0); c:out std_logic); end cnt_h; architecture rtl of cnt_h is signal t:std_logic_vector(7 downto 0); begin process(en,clk,