EDA课程设计-简易信号发生器.docVIP

EDA课程设计 简易信号发生器 简易信号发生器? 直接数字频率合成（DDS）直接数字频率合成技术是根据相位间隔对正弦信号进行取样、量化、编码，然后储存在EPROM中构成一个正弦查询表。频率合成时，相位累加器在参考时钟的作用下对时钟脉冲进行计数，同时将累加器输出的累加相位与频率控制字K预置的相位增量相加，以相加后的吉果形成正弦查询表的地址；取出表中与该相位对应的单元中的幅度量化正弦函数值，经D／A转换器输出模拟信号，再经低通滤波器平滑得到符合要求的模拟信号。相位累加器的最大计数长度与正弦查询表中所存储的相位分隔点数相同，由于相位累加器的相位增量不同，将导致一周期内的取样点数不同，在取样频率(由参考时钟频率决定)不变的情况下，输出信号的频率也相应变化。 系统设计 总体设计方案 信号发生器从总体上可以分为系统控制模块，波形产生模块和D/A转换模块。 系统控制模块负责处理按键的读入，按键处理，将频率和幅度在数码管上显示，调节频率和幅度以及波形的选择。 波形发生模块负责按照控制模块输入的信号，输出相应的波形（正弦波，方波锯，齿波，三角波），以及输出相应幅度和频率的信号。 D/A转换模块负责将输入的数字信号转换为模拟信号。 3.2 系统控制模块 按键控制模块和数码显示模块 1）、按键读取模块设计思路：由于按键按下时有一段时间的低电平，而按下时A、B、C、D的输入键值始终是高电平，故可以通过在20M时钟的每个上升沿来检测按键输入端的电平变化，经过消抖后就可以判断是哪个按键按下。 按键检测和按键值读取的主要进程： process(clk_key) variable counter: std_logic_vector(15 downto 0); variable state:integer range 4 downto 0; begin if rising_edge(clk_key)then case state is when 0 = if (abcd(0)=0 or abcd(1)=0 or abcd(2)=0or abcd(3)=0) then state:=1; else state:=0; end if; when 1 = if counter=1111111111111110 then state:=2; counter:=0000000000000000; else counter:=counter+1; state:=1; end if; when 2 = if abcd(0)=0 or abcd(1)=0 or abcd(2)=0or abcd(3)=0 then case abcd is when 0111=key_value_1=00;state:=3; when 1011=key_value_1=01;state:=3; when 1101=key_value_1=10;state:=3; when 1110=key_value_1=11;state:=3; when others=state:=0; end case; else state:=0; end if; when 3 = if (abcd(0)=0 or abcd(1)=0 or abcd(2)=0or abcd(3)=0)then if counter=0000000000000011then counter:=0000000000000000;out_clk=1; else counter:=counter+1; end if; state:=3; else state:=4; out_clk=1; end if; when 4 = if counter=0000000000000111 then state:=0; counter:=0000000000000000;out_clk=0; else counter:=counter+1; state:=4; end if; end case; end if; end process; 2）、按键处理和显示模块设计思路 外接的四个按键的分配： A：数码管频率显示和幅度显示切换； B：波形之间的切换（用四个LED