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* * EDA技术实用教程 第3章 FPGA／CPLD结构与应用 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 3.1 概 述 图3-1 基本PLD器件的原理结构图 3.1.1 可编程逻辑器件的发展历程 70年代 80年代 90年代 PROM 和PLA 器件 改进的 PLA 器件 GAL器件 FPGA器件 EPLD 器件 CPLD器件 内嵌复杂 功能模块 的SoPC 3.1.2 可编程逻辑器件的分类 图3-2 按集成度(PLD)分类 3.2 简单PLD原理 3.2.1 电路符号表示 图3-3 常用逻辑门符号与现有国标符号的对照 3.2.1 电路符号表示 图3-4PLD的互补缓冲器 图3-5 PLD的互补输入 图3-6 PLD中与阵列表示 图3-7 PLD中或阵列的表示 图3-8 阵列线连接表示 3.2.2 PROM 图3-9 PROM基本结构： 其逻辑函数是： 3.2.2 PROM 图3-10 PROM的逻辑阵列结构 逻辑函数表示： 3.2.2 PROM 图3-11 PROM表达的PLD图阵列 图3-12 用PROM完成半加器逻辑阵列 3.2.3 PLA 图3-13 PLA逻辑阵列示意图 3.2.3 PLA 图3-14 PLA与 PROM的比较 3.2.4 PAL 图3-15PAL结构： 图3-16 PAL的常用表示： 3.2.4 PAL 图3-17 一种PAL16V8的部分结构图 3.2.5 GAL 图3-18 GAL16V8的结构图 逻辑宏单元 输入/输出口 输入口 时钟信 号输入 三态控制 可编程与阵列 固定或阵列 GAL16V8 3.2.5 GAL 图3-19寄存器输出结构 图3-20寄存器模式组合双向输出结构 3.2.5 GAL 图3-21 组合输出双向结构 图3-22 复合型组合输出结构 3.2.5 GAL 图3-23 反馈输入结构 图3-24输出反馈结构 3.2.5 GAL 图3-25 简单模式输出结构 3.3 CPLD结构与工作原理 图3-26 MAX7000系列的单个宏单元结构 PRN CLRN ENA 逻辑阵列 全局 清零 共享 逻辑 扩展项 清零 时钟 清零选择 寄存器旁路 并行 扩展项 通往 I/O 模块 通往 PIA 乘积项选择矩阵 来自 I/O引脚 全局 时钟 Q D EN 来自 PIA的 36个信号 快速输入选择 2 3.3 CPLD结构与工作原理 (1) 逻辑阵列块(LAB) 图3-27- MAX7128S的结构 3.3 CPLD结构与工作原理 (2) 宏单元 (3) 扩展乘积项 图3-28 共享扩展乘积项结构 图3-29 并联扩展乘积项馈送方式 3.3 CPLD结构与工作原理 (4) 可编程连线阵列 (5) 不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。 图3-30 PIA信号布线到LAB的方式 (6)I/O控制块 图3-31-EPM7128S器件的I/O控制块 多路选择器 3.4 FPGA结构与工作原理 3.4.1 查找表 图3-32 FPGA查找表单元 * * * * *