基于veriloghdl的异步FIFO设计毕业论文设计.doc

题 目 基于verilog and accomplish asynchronous FIFO based on Verilog HDL Abstract In modern IC design, particularly in the communications module and peripheral chip design, multiple clock domains of the inevitable. When data passes from one clock domain to another domain, and the target clock domains are not associated with the source clock domain, these domains are not related movements, thus eliminating the possibility of simultaneous operation and allows the system to enter the sub-repeat steady-state, causing disorder on the system clock timing. In order to effectively solve this problem, we use a asynchronous FIFO (FIFO) memory to achieve. This paper proposes a novel asynchronous FIFO design, which compared reading and writing through the first address and generate an asynchronous combination of quadrant detection empty full flag, then asynchronous empty full flag synchronized to the corresponding clock domain. The simulation results that the method is stable and effective. Key Words: asynchronous; FIFO; metastable state; Gray code; tie knots France 目 录 1 引言 1 1.1 FIFO研究意义 1 1.2 生产需求状况 1 1.3 存储器外发展状况 2 1.4 FIFO设计技术简介 4 1.4.1 基于信元的FIFO设计方法 4 1.4.2 基于SRAMDRAM的大容量FIFO的设计与实现 4 1.5 异步FIFO设计中存在的问题及解决办法 5 1.5.1 亚稳态 5 1.5.2 空满指针的解决方法 6 1.6 论文主要内容 6 2 异步FIFO工作原理简介 7 2.1 关于异步信号 7 2.2 异步FIFO芯片简介 8 2.3 FIFO的一些重要参数 9 2.4 异步FIFO设计的难点 10 2.4.1 异步FIFO设计难点概述 10 2.4.1.1 解决FIFO的满空技术方法概述和特点 10 2.4.1.2 亚稳态问题的产生及解决 10 2.5 FIFO的功能简介 11 2.6 Modelsim仿真工具简介 11 2.6.1 主要特点 11 2.7 Verilog HDL语言的简介 12 2.8 HDL语言 12 2.8.1 HDL与原理图输入法的关系 13 2.8.2 HDL开发流程 13 3 异步FIFO实现的技所涉及的技术及其解决方法 14 3.1格雷码 14 3.2结绳法 14 4 异步FIFO具体实现方法 16 4.1 亚稳态问题的解决方案 16 4.1.1 问题的产生 16 4.1.2 常见的解决方法 16 4.1.2.1 格雷码编码法 16 4.1.2.2 双触发器法 17 4.1.2.3 结绳法 17 4.2 基于异步比较FIFO逻辑标志的产生 18 4.2.1 设计思想 18 4.2.2 标志位的产生 19 4.2.2.1 异步比较FI FO逻辑标志与时钟的同步 19 4.2.2.2 保守的空满标志 21 4.2.2.3 半满、将近满、将近空的产生 22 4.2.2.4 FIFO异步空满信号的同步 23 4.3 仿真验证和综合 23 5 总结 24 5.1 异步FIFO设计的总结 24 5.2 设计方法的不足之处 24 附录一 25 参考文献 30 1 引言 1.1 FIFO研究意义 随着计算机、多媒体和数据通信技术的高速发展，数字图