时序电路的测试生成.pptVIP

11.1 数字电路测试基本概念 11.1数字电路测试基本概念 11.2 组合电路测试 11.4 数字系统可测性设计 11.4.2 扫描设计法 外部输入信号将电路中所有触发器设置成串行移位寄存器形式，通过观察串行移位寄存器的输出就可知道电路内部各触发器的状态。这种把电路内的信号移出来观察的可测性设计方法称为扫描设计法。 1．扫描设计法原理 图11.4.3 扫描设计法的原理框图 每一个触发器前端加入一个由外部控制信号可控制的开关模块SW，当控制信号P=0时，电路工作在正常时序方式，执行时序电路的逻辑功能。当P=1时，电路工作在扫描方式，SW切换到接收扫描输入状态，各触发器的输出数据可以以串行移位的形式从扫描输出端输出，各触发器接成移位寄存器。在扫描方式下，各触发器状态被设定成任意值，从而实现对触发器的测试。 2．电平敏感扫描设计 为解决扫描切换开关SW时边沿触发容易导致的竞争冒险的问题，采用电平触发方式进行设计的方法 有： （1） 选用由时钟控制的电平触发器设计电路，不采用由时钟上升沿或下降沿触发的边沿触发器，这可以消除切换过程的竞争冒险现象对测试的影响。其典型例子是选用电平触发的主从结构的触发器。 （2）采用专用的移位式锁存器，它的基本结构如图11.4.5所示。 图11.4.5 基于SRL的扫描方式设计原理电路 由系统数据输入端D、系统时钟CLK和输出端L1组成系统正常工作时的锁存器电路，在正常工作过程中，扫描时钟A和B均保持为0电平，在CLK触发下，系统数据输入端D的数据将被送入锁存器L1 。 3．边界扫描设计 （1）边界扫描测试芯片结构 图11.4.7 支持JTAG接口的边界扫描测试芯片结构 TAP ：测试访问端口，4线串行接口 TDI：测试数据输入引脚 ，TCK的上升沿移位输入； TDO：测试数据输出引脚 ，TCK的下降沿移位输入出 TMS：测试模式选择引脚 TCK：测试时钟输入引脚 （2）边界扫描测试系统结构 图11.4.8 典型边界扫描测试系统结构 （3）边界扫描技术的特点 采用扫描方式设计的可测性电路具有明显的优点： ① 这种设计的测试对象主要是组合电路，因此测试过程比较简单，且测试码的生成也可用常规的FAN算法等来计算； ② 由于组合电路与时序元件隔离，因此故障的定位比较方便，尤其是时序电路的测试变得异常简单； ③ 由于可用一组设计的基本原则来校验电路设计的有效性，因此电路设计的合理性比较易于满足，同时由于使用SRL作为存储元件，对元件的动态参数要求比较低，也易于进行大规模集成。 扫描设计法也存在不足之处： ① 它需要增加若干原始输入端和原始输出端，因此使集成芯片的引出脚和插件板的引出端增多，同时扫描设计大约要增加4％～20％的门，从而增加了硬件的开销； ② 由于测试时移位寄存器以串行方式工作，同时测试过程中又需要在“测试”和“工作”两种状态之间切换，测试的时间比较长，尤其是时序元件数比较多时，这个问题更显得突出。虽然可用并行的方式来替代串行的工作方式，但这又要增加许多硬件和大量的输入输出端，不易于实际应用； ③ 对设计者所使用的元件限制较大，不允许设计者使用速度较快的异步时序元件。此外，并非所有的电路都能设计成可扫描的，而设计过程也比常规设计复杂，要花费更多的时间。 11.4.3 内建自测试 定义： 大规模和超大规模数字系统测试中，采用扫描方式的可测性设计，电路需增加非常多的输入输出端或引脚。如果将激励生成电路和测试分析电路都设计在集成电路芯片内部，使芯片具有自测试、自分析功能，外部只需发出测试指令，从而能够减少大量引脚，这种可测性设计方法称为内建自测试（Built-In Self Test，简称为BIST）。 图11.4.9 内建自测试基本电路结构 内建自测试电路中，除测试控制器外，其它三个主要部分（测试激励生成器、测试电路、输出响应分析器）都可以用线性反馈移位寄存器（Linear Feed Back Shift Register，简称为LFSR）进行设计。 图11.4.10 基于LFSR的M序列发生器 由移位寄存器中各触发器输出作为异或网络的输入，其中 为各触发器输出的系数，取0或者1，0表示该输出不接到异或反馈网络，1表示接到异或反馈网络。 11.4.4 SOC系统可测性设计 片上系统SOC ：单芯片上集成了中央处理器、嵌入式存储器、数字信号处理器、数字功能模块、模拟功能模块、模拟数字转