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第6讲 组合逻辑电路分析(一) 上一讲回顾 DTL 逻辑门电路 晶体管－晶体管逻辑门电路（TTL) TTL与非门工作原理 TTL与非门主要外部特性 电压传输特性 输入特性及输入负载特性 输出特性 平均延迟时间 电源特性：平均功耗和动态尖峰电流 TTL与非门的其它主要参数 组合逻辑电路概述 组合逻辑电路分析 加法器 编码器 普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。 优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。 CT54184/CT74184逻辑符号 将高位片选通输出端Ys接到低位片选通输入端ST 本讲小结 组合逻辑电路特点 组合逻辑电路分析的目的和步骤 加法器：半加器和全加器 多位数加法器：串行进位与超前进位 编码器：普通编码器与优先编码器 作业 p112 3-2 3-3 P172 4-1 [抄题目，有中间步骤] 预习p123~p137内容 计科0901/0902 a1 a2 an z1 z2 zm 组合 逻辑 电路 组合逻辑电路:任何时刻的输出，仅取决于该时刻的输入。 时序逻辑电路:除与该时刻输入有关外，还与原状态有关。 常用组合逻辑模块有：编码器、译码器、全加器、数据选择/ 分配器、数值比较器、奇偶检验电路以及一些算术运算电路 分析的目的：确定电路输入与输出间的逻辑功能。 分析的步骤： (1)由逻辑图逐级写出各输出端的逻辑表达式； (2)化简和变换各逻辑表达式； (3)列出真值表； (4)根据真值表或逻辑表达式，对逻辑电路进行分 析，最后确定其功能。 逻辑电路中“级”的定义：从某一输入信号发生变化到引起输出也发生变化所经历的逻辑门的最大数目。 例1: 分析下图所示逻辑电路 F=P2+P3+P4 P2=A·P1 P3=B·P1 P4=C·P1 P1=ABC =(A+B+C)·ABC 真值表: A B C F 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 1 1 逻辑功能: 一致电路 =ABC+ABC P1 P2 P3 P4 A B C F ≥1 例2：分析下图的逻辑功能并画波形图(上海交大99年考研题)： A B S 1 C Z1 Z2 Z3 解： 逻辑功能：半加器 0 0 0 1 0 1 1 0 0 0 0 1 1 0 1 1 C S A B 列真值表： 画波形图分析：根据输入波形，逐级画出输出波形。 加法器分为半加器和全加器两种。 在两个1位二进制数相加时，不考虑低位来的进位的相加 ——半加 在两个1位二进制数相加时，考虑低位进位的相加 ——全加 半加器 全加器 1、半加器和全加器 A B S C HA FA A i B i CI C O S i 2、1位全加器 S CO 设计一个1位全加器: 全加器的真值表如右图所示。 表中的A和B分别表示两个相 加的1位二进制数，CI是来自 低一位向本位的进位；S是本 位和；CO是本位向高一位的 进位。 由卡诺图可以写出如下函数表达式: 全加器的逻辑图： S C out 1 C in 1 B 1 A 逻辑符号 1 1 0 1 1 0 0 1 + 例如：P=1101, Q=1001, 计算P+Q 0 1 1 0 1 0 0 1 1 如何用1位全加器实现两个四位二进制数相加？ P3 P2 P1 P0 + Q3 Q2 Q1 Q0 =? 3、多位数加法器 （1）串行进位加法器(逐位进位加法器) 低位的进位信号送给邻近高位作为输入信号，运算速度慢。 0 （2）超前进位加法器 为了提高运算速度,将各进位提前 并同时送到各个全加器的进位输 入端,这种加法器称为超前进位加 法器。其特点是运算速度快,但电 路结构较复杂。 74LS283加法器 的引脚图 例. 用两片74LS283构成一个8位二进制数加法器。 在片内是超前进位，而片与片之间是串行进位。 1、编码器 (Encoder)的概念与分类 编码：赋予二进制代码特定含义的过程称为编码。 如：8421BCD码中，用1000表示数字8 如：ASCII码中，用1000001表示字母A等 编码器：具有编码功能的逻辑电路。 编码器的分类：