可编程逻辑器件2.ppt

可编程逻辑器件 硬件描述语言 一个例子 硬件描述语言简介 Verilog HDL Verilog HDL 设计举例 一个例子----秒表 一个例子----秒表 圆形金属壳多功能2道秒表 全金属防水、防震、防滑结构 1/100秒计时 时间、日历显示 12/24小时显示模式 每日响闹 大型跳字显示屏 一个例子----秒表 功能 计时 时间 闹钟 外部特性 3个按键 6位数码显示 一个例子----秒表（续） 内部电路 计数器（时基1/100） BCD--〉七段码译码 显示扫描 实现方法 纯逻辑 微机（单片机） PLD 硬件描述语言简介 什么是HDL? 为什么要用HDL？ HDL的发展历史 Verilog HDL与VHDL的比较 什么是HDL 硬件设计人员与EDA工具之间的接口 用于多层次的数字系统建模 建立电子系统行为级的仿真模型，对复杂数字逻辑进行综合仿真 生成适合某工艺条件下的具体电路的延时模型 写入FPGA/CPLD，或制造ASIC 为什么要用HDL 电子设计的规模越来越大，复杂度越来越高 市场的竞争越来越激烈 提高设计效率、降低设计成本 缩短开发周期，减少设计重复的次数 HDL的易用性，功能的完善 HDL的发展历史 1962年，Iverson公司提出HDL 多种HDL ABEL HDL、VHDL、Verilog HDL 1987年，VHDL成为IEEE标准，是国际上第一个标准化的HDL，称为IEEE 1076 1993年升级、更新成为IEEE1164标准；1996年，IEEE1076.3成为VHDL的综合标准 HDL的发展历史（续） Verilog HDL于1983年由Gateway Design Automation公司开发 1989年，GDA公司被Cadence公司并构，1990年由Cadence公司发布Verilog HDL 1995年Verilog HDL成为IEEE标准，成为IEEE std 1364-1995 2001年3月在原标准的基础上经过改进和补充，推出了Verilog IEEE1364－2001新标准 Verilog HDL与VHDL的比较 推出的过程 VHDL偏重于标准化的考虑，语法比较严格 Verilog HDL在C语言基础上发展起来，语法比较自由 功能 VHDL适用于电路高级建模 Verilog HDL适用于描述门级电路，易于控制资源 Verilog HDL与VHDL的比较(续) 学习 VHDL入门比较难，但设计效率较高 Verilog HDL入门比较容易 工作量 VHDL综合器完成的工作量大，设计者的工作相对较少 Verilog HDL需要设计者搞清除具体电路结构，工作量较大 学习HDL的注意事项 用硬件电路的设计思想来编写HDL 充分理解HDL语句与硬件电路的关系 编写HDL就是描述一个电路 了解HDL的可综合性 HDL有两种实现：系统仿真、硬件实现 要硬件实现，就必须保证程序“可综合” 所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用来硬件实现 Verilog HDL Verilog HDL 入门 Verilog HDL的建模 Verilog HDL的综合 Verilog HDL仿真和时序 设计实例 Verilog HDL 入门 Verilog HDL 语言要素 数据类型 表达式 Verilog HDL 语言要素 标识符 字母、数字、$、_、 第一个字符为字母或_ 区分大小写 转义标识符用“\”开头 Verilog HDL定义了一系列保留字（小写） Verilog HDL 语言要素（续） 注释 本行注释 // 注释语句 多行注释 /*注释语句*/ 格式 自由格式，可以跨行编写，也可以一行多语句 Verilog HDL 语言要素（续） 系统任务和函数 以$字符开始的标识符表示系统任务或系统函数 $display 显示 $time 返回当前的模拟时间 编译指令 以`（反引号）开始的标识符是编译命令 `timescale 定义时延单位和精度 数据类型 物理数据类型 连线型（wire）、寄存器型（reg） 抽象数据类型 整型、时间型、实型、参数型 数据类型（续） 数据取值 Verilog HDL有下列四种基本取值 0 逻辑0（假） 1 逻辑1（真） x 未知 z 高阻 x和z不分大小写 在有些场合z的值通常解释成x 连线型（wire） 连线型数据对应的是硬件电路中各种可能的物理信号连线，没有电荷保持作用（trireg除外）。 连线型数据必须有驱动源的驱动 连接到门或模块的输出 用assign语句赋值 没有驱动源驱动，将保持高阻态 连线型（wire） Verilog HDL提供了多种连线型数据 wire,tri 连线、三态线 wor,tri