集成运放课程及设计说明书.docxVIP

目录1 引言12 软件介绍23 运算放大器设计基础33.1运放的主要性能指标33.2运算放大器的基本结构33.2.1全差分运放33.2.2套筒式结构44 系统总体设计54.1电路设计的整体结构54.2 主放大电路设计64.3 偏置电路的设计64.4 输出级的设计74.5 共模反馈的设计85 仿真与分析95.1运放直流与交流特性95.2噪声特性分析105.3设计指标116 版图设计与分析126.1基本器件版图设计126.1.1 NMOS版图设计126.1.2 电容电阻版图设计136.2版图的总体设计146.2.1主电路模块版图146.2.2偏置模块版图156.2.3输出模块版图166.2.4整体模块版图166.3 LVS版图比对177总结198参考文献201 引言集成运算放大器（Integrated Operational Amplifier）简称集成运放，是由多个CMOS管与电容电阻通过耦合方式实现提高增益的模拟集成电路。集成运放具有增益高、输入阻抗大、输出阻抗低、共模抑制比高和失调与漂移性小等优点，而且当输入电压值为零时，输出值也为零。集成运放是构成常用集成电路系统的通用模块。常见的集成运放有三种结构：简单的全差分结构、套筒式共源共栅结构和折叠共源共栅结构等。第一种简单的全差分结构优点是输出范围较大，缺点是幅频特性较差，直流增益较小，精度不高，功耗较大，电源抑制比和共模抑制比差，因此设计者一般不采用这种方法来设计精度较高的电路。第二种套筒式共源共栅结构优点是具有很宽的带宽，运算速度很快，增益也很高，电路噪声和功耗都很低，缺点是电路的输出信号范围很小，并且共模输入范围也较窄，因此这种方法目前部分设计者采用。第三种折叠共源共栅结构优点是电路输出信号范围较大，由于输入信号和输出信号可以短接因而共模电平很容易确定，缺点是牺牲了电路的功耗和噪声等特性，因此这种电路目前也有很多设计者采用。综合以上三种集成运放结构性能的优劣以及各种性能之间的折衷，本设计输入级选择折叠式共源共栅结构，因为它具有最快的速度和最大的增益，但单级折叠式结构虽然具有较高的增益但是还是不能完全满足设计要求，该结构输出摆幅较大，在考虑到继续进行放大的同时具有较好的输出摆幅和频率特性，因此将以共源级作为输出级。与单级结构相比，两级结构将会增大功耗，降低速度，需要提出或采取相应措施解决这些问题。随着CMOS集成电路技术的不断发展与进步，设计者开始尝试利用CMOS技术来设计高性能的集成运放，尤其是一些高精尖的精密仪器设备。CMOS运放电路在开环增益、失调电压、速度等方面得性能与双极性晶体管相比稍微差一点，但是CMOS运放电路具有十分大的输入电压范围和输出摆幅，并且在输入阻抗和静态功耗等方面有着巨大的优越性。不仅如此，CMOS集成运放所占用的芯片面积连普通双极性集成运放电路的一半都不到。因此，CMOS集成运放在现代集成电路设计中占有的比重越来越大。2 软件介绍本设计中集成运放的设计采用0.13um CMOS 工艺，设计采用Tanner EDA集成电路设计软件完成电路结构设计仿真、版图设计和LVS比对。Tanner EDA集成电路设计软件是由美国加州Tanner Research 公司开发的集成电路设计工具，该工具基于Windows平台，功能十分强大，很容易学习。Tanner EDA设计软件共包括五部分，分别为：S-Edit，T-Spice，W-Edit，L-Edit和LVS，从电路设计、分析模拟到电路布局一应俱全。其中应用最广泛的是L-Edit版图设计软件，该软件在国内的版图设计软件中具有很大的优势，也是设计者们争相追逐的简单易用版图设计软件之一。Tanner EDA中的各软件的主要功能如表2-1所示。软件 功能S-Edit编辑电路图T-Spice电路分析与模拟W-Edit显示T-Spice模拟结果L-Edit编辑布局图、自动配置与绕线、设计规则检查、截面观察、电路转换LVS电路图与布局图结果对比图2-1 Tanner各软件主要功能Tanner EDA具体设计流程大概为：首先，根据设计需要把搭建电路模块，模块搭建是在S –Edit中编辑出来的。搭建完成之后根据已知公式与参数进行宽长比的修改，进行电路的性能优化，电路修改完毕之后将该电路图输出成SPICE文件。接下来用到了仿真模拟软件T-Spice，利用T-Spice输入相应命令，对电路图模拟并输出成SPICE文件，如果模拟结果有错误，回到S-Edit 检查电路图，如果T-Spice 模拟结果无误，则开始利用L-Edit 对电路进行版图的设计。用L-Edit 进行整体版图布局与连接，在版图设计中要使用DRC 功能做设计规则的检查，如果设计违反规则，说明版图设计中存在错误