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试验五 CMOS 4046 锁相环 这个试验的目的是了解基于CMOS4046的锁相环。阅读材料分成四个部分：第一部分为锁相环的基本工作原理；第二部分是CD4046组成的锁相环元器件的取值范围，第三部分为试验内容，第4部分为试验预习。 1 锁相环的概念 锁相环是一个带反馈环的控制回路，其中的压控振荡器可以输出一个信号，其频率将锁定在输入信号上。锁相环被广泛使用，其中包括：调制解调，音频解码，时钟产生，自适应滤波，频率合成及电机速度控制等领域。 基本的锁相环有三个部分，如图1所示：压控振荡器、鉴相器和低通滤波器。 压控振荡器(VCO)输出频率与输入电压Vo.成正比。VCO输入端的电压决定了压控振荡器输出信号Vosc的频率fosc。 VCO的输出Vosc和周期性的输入信号vi送到鉴相器的两个输入端。当环路锁定到输入信号vi 以后，VCO的输出信号Vosc频率fosc 将精确地与输入信号Vi的频率fi相等， fosc = fi . (1) 此时环路处于锁定状态。鉴相器产生一个输出电压，它与输入信号和VCO的相位差成正比。 鉴相器的输出电压通过一个低通滤波器，得到电压Vo，作为控制压控振荡器的输入电压。PLL的基本特性是压控振荡器的频率力图保持与输入信号的频率相等(fosc = fi)，即使输入信号的频率在做变化。假设锁相环处于锁定状态，输入信号的频率 fi 增大一点，则VCO的输出与输入信号的相位差将变大。结果，滤波器的输出电压V0将增大，压控振荡器的输出频率fosc 增加，直到与 fi 一致，这样就保持了PLL在锁定状态。 输入信号频率的最大可能的变化范围被称为锁相环的锁定范围。如果开始的时候锁相环处于锁定状态，输入信号的频率变得比允许的最小频率还要小的时候，或者变得比最大允许的频率还要大的时候，锁相环将不再能够保持振荡器的输出频率与输入频率一致，这时就称为失锁。当锁相环失锁的时候，压控振荡器的输出频率f0被称为中心频率，或者压控振荡器的自由振荡频率。如果输入信号的频率fi接近自由频率f0的时候，锁定状态可以重新建立起来，频率范围（fi = fo - fc 到 fi = fo+ fc）被称作锁相环的捕捉范围，也就是对一个没有锁定的锁相环可以进入锁定的频率范围。 锁定范围比捕捉范围要大。如果把VCO的输出频率fosc对应输入信号的频率fi在坐标图中画出，我们可以得到PLL的如图2所示的稳态特性。图中表明，在锁定状态，fosc = fi ；而在非锁定状态，fosc = fo = const。因为捕捉范围要小于锁定范围，因此可以看到如图所示的、fosc (fi)的迟滞特性。我们使用CMOS 4046试验如何实现锁相环。 2．单元测试 4046锁相环的原理如图3所示。芯片需要一个单一正电源。电压正极接到第16脚，而负极接到第8脚。这个实验中我们使用+VDD=+15V。 输入信号Vi接到芯片的第14脚，其内部连接有放大器。内部放大器被偏置到+VDD/2。 因此，输入信号可以使用电容耦合到输入端，如图3所示。输入信号Vi的峰峰值在1V左右锁相环就能工作得比较好了。电容Ci和在管脚14上的输入电阻Ri≈100k组成了一个高通滤波器。选择适当的Ci以使输入信号在通频带内，也就是使用fi 1/(2RiCi)，fi为期望的最低输入信号的频率。输出v1 通过内部连线接到了鉴相器的两个输入端中的一个。 Figure 2: Steady-state fosc(fi) characteristic of the basic PLL. 图2 基本锁相环的稳态fosc(fi)特性 图3 CMOS 4046锁相环：基本接线图 Figure 3: CMOS 4046 PLL: basic connection diagram. 图4 XOR门组成的鉴相器原理 Figure 4: Operation of the phase detector with XOR gate. 2．1 鉴相器 4046中的鉴相器是简单的XOR逻辑门。当两个输入都为高或者都为低的时候，逻辑门输出为低(= 0V)，其他情况时输出为高。图4表示出了锁相环在锁定状态时XOR门鉴相器的工作情况。V1 (放大了的 fi ) 和 Vosc ( VCO 的输出) 是具有一定相偏移的周期方波信号，具有同样的频率，fosc = fi = 1/Ti，50%占空比。鉴相器的输出(t)也为周期方波，具有两倍于输入信号的频率2 fi，占空比为 ，它与V1和Vosc之间的相角差有关， (2) 周期性的XOR鉴相器的输出(t)可以使用Fourie