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可编程逻辑器件（PLD）概述 一. PLD简介 一般逻辑器件：用来实现某种特定逻辑功能的电子器件，最简单的逻辑器件是与、或、非门（74LS00，74LS20等），在此基础上可实现复杂的时序和组合逻辑功能。 可编程逻辑器件（PLD－－Programmable Logic Device）：器件的功能不是固定不变的，而是可根据用户的需要而进行改变，即由编程的方法来确定器件的逻辑功能。 管脚数目： 208个 电源： 3.3V（I/O） 2.5V（内核） 速度 250MHz 内部资源 4992个逻辑单元 （约10万个逻辑门） 49152 bit的RAM PLD器件的优点 集成度高，可以替代多至几千块通用IC芯片 极大减小电路的面积，降低功耗，提高可靠性 具有完善先进的开发工具 提供语言、图形等设计方法，十分灵活 通过仿真工具来验证设计的正确性 可以反复地擦除、编程，方便设计的修改和升级 灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间 大的PLD生产厂家 最大的PLD供应商之一 FPGA的发明者，最大的PLD供应商之一 ISP技术的发明者 提供军品及宇航级产品 3.1 PROM结构 与阵列为全译码阵列，器件的规模将随着输入信号数量n的增加成2n指数级增长。因此PROM一般只用于数据存储器，不适于实现逻辑函数。 3.2 PLA结构 PLA的内部结构在简单PLD中有最高的灵活性。 3.3 PAL结构 与阵列可编程使输入项选择灵活（相对于PROM），或阵列固定使器件简化（相对于PLA）。 或阵列固定影响了器件编程的灵活性。 3.4 GAL结构 GAL器件与PAL器件的区别在于用可编程的输出逻辑宏单元（OLMC）代替固定的或阵列。可以实现时序电路。 GAL器件的OLMC （Output Logic Macro Cell） 组成： 或门：与其他OLMC中的或门构成或门阵列 异或门：控制输出信号的极性 D触发器：适合设计时序电路 4个多路选择器 3.5 CPLD内部结构（Altera的MAX7000S系列） (2)可编程的I/O单元 能兼容TTL和CMOS多种接口和电压标准 可配置为输入、输出、双向、集电极开路和三态等形式 能提供适当的驱动电流 降低功耗，防止过冲和减少电源噪声 支持多种接口电压（降低功耗） 1.2um～0.5um, 5V 0.35um, 3.3V 0.25um, internal 2.5V, I/O 3.3V 0.18um, internal 1.8V, I/O 2.5V and 3.3V (3)可编程连线阵列PIA 在各个逻辑宏单元之间以及逻辑宏单元与I/O单元之间提供信号连接的网络 CPLD中一般采用固定长度的线段来进行连接，因此信号传输的延时是固定的，使得时间性能容易预测。 3.6 FPGA结构（XC4000系列） 可编程逻辑块（CLB，configurable logic block）：FPGA的基本结构单元。 可编程输入输出模块（IOB,I/O block）：提供器件引脚和内部逻辑阵列之间的连接。 可编程内部连线（PI，Programmable Interconnect ）：将各个CLB之间和CLB与IOB之间互相连接起来，构成各种复杂功能。 （1） CLB基本结构 3.7 CPLD与FPGA的区别 FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加E2PROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。 CPLD器件一般采用E2PROM存储技术，可重复编程，并且系统掉电后，E2PROM中的数据不会丢失，适于数据的保密。 FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。 CPLD基于与或阵列结构，适于实现大规模的组合功能，但触发器资源相对较少。 FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。 FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的