VHDL基本逻辑电路设计.ppt

EDA技术与VHDL程序开发基础教程 * * 重点内容： 组合逻辑电路设计 时序逻辑电路设计 存储器设计 状态机设计 第5章 VHDL基本逻辑电路设计 一、组合逻辑电路设计 组合逻辑电路是一种在任何时刻的输出仅取决于当时输入信号的逻辑电路。常用的组合逻辑电路主要有编码器、译码器、数据选择器、运算电路和数值比较器等。 1、基本门电路的设计 基本逻辑门 基本逻辑门的逻辑结果 一、组合逻辑电路设计 2、三态门及总线缓冲器的设计 三态门及三态门总线的表示方法 三态门及三态门总线的仿真结果 一、组合逻辑电路设计 3、优先编码器的设计 优先编码器和普通编码器的符号表示 普通10-4编码器和优先10-4编码器的仿真波形 一、组合逻辑电路设计 4、译码器的设计 普通4-10译码器和优先 4-10译码器的仿真波形 普通4-10译码器和优先4-10译码器的仿真波形 一、组合逻辑电路设计 6、多路选择器的设计 多路数据选择器的符号表示 16-1多路数据选择器的 仿真波形 一、组合逻辑电路设计 5、运算器的设计 8位加/减运算器逻辑符号 8位加/减运算器的仿真波形 二、时序逻辑电路设计 1、触发器的设计 触发器的符号表示 各触发器的仿真波形 二、时序逻辑电路设计 2、寄存器的设计 8位三态锁存器的仿真波形 8位串入串出移位寄存器 8位串入串出移位寄存器的仿真波形 二、时序逻辑电路设计 3、计数器的设计 在数字系统中计数器的使用非常频繁，它不仅可以统计输入脉冲信号的个数，进行计时和计数，还可以实现信号的分频、定时、产生节拍脉冲和脉冲序列等。计数器有很多种，大致可分为同步计数、异步计数、加法计数、减法计数和可逆计数等。 12进制计数器的仿真波形 三、存储器设计 1、只读存储器ROM的设计 ROM存储器曾经是最常用的存储器，例5-11描述了一个256×4的只读存储器。USE STD.TEXTIO.ALL调用了程序包TEXTIO，使得可以从数据文件中读取数据。 2、静态数据存储器SRAM的设计 RAM和ROM的主要区别在于RAM可读可写，换言之RAM有一定的读写标准。 SRAM读写操作 三、存储器设计 3、先进先出堆栈FIFO的设计 8×4先进先出堆栈引脚 FIFO的仿真波形 FIFO是先进先出堆栈，常作为数据缓冲期，其数据存放结构与RAM相同，只是存取方式不同。 四、状态机设计 1、状态机概述 无论与基于VHDL的其他设计方案相比还是与完成相似功能的CPU相比，状态机都有难以超越的优越性，具体表现在以下几个方面： 既保证了数字系统的顺序运行又不失灵活性； 结构简单，易于优化； 容易构成良好的同步模块，利于消除竞争冒险现象； VHDL描述方法多样、层次鲜明、结构清晰易读易懂； 单时钟周期变化，速度快； 可靠性高 状态机结构示意图