微机原理及运用第6章.pptVIP

第 6 章 微处理器 8086 的总线结构和时序 6.1 8086 系统总线结构 6.2 8086 系统总线时序 8284A实际上不只是时钟电路，它除了提供频率恒定的时钟信号外， 还具有复位信号发生电路和准备好信号控制电路。 复位信号发生电路产生系统复位信号RESET， 准备好信号控制电路用于对存储器或I/O接口产生的准备好信号READY进行同步。8284A的典型用法如图 6.5所示。供给 8284A的频率源可来自脉冲发生器(接在EFI引脚上)，也可来自振荡器(接在X1和X2之间)。 如果F/ 接+5 V，则由EFI输入决定时钟频率； 如F/ 接地，便由振荡器决定时钟频率。不管在哪种情况下， 时钟输出CLK的频率是输入频率的 1/3。 在 8086 最小方式系统中，系统总线由 3 组总线组成： 地址总线A0~A19；数据总线D0~D15；控制总线有 、 M/ ,  , , NMI、 INTR、 、 HOLD、HLDA、  、 READY和RESET等。 6.1.3 最大方式下引脚定义和系统总线结构 当MN/ 引脚接地时，8086 CPU工作于最大工作方式这里我们先简要说明什么是最大工作方式，它和最小工作方式有何差别。在上面讨论的8086 最小方式系统中，8086 CPU的引脚直接提供所有必须的总线控制信号，这种方式适合于单处理器组成的小系统。在最小工作方式中，为单处理器的 8086 CPU通常控制着系统总线，但也允许系统中其它的主控设备——DMA控制器占用系统总线。DMA控制器通过占用系统总线可实现外部设备和存储器之间直接数据传送。 DMA控制器通过向 8086 的HOLD引脚发送一个高电平信号向CPU提出占用系统总线的请求信号，通常在现行总线周期完成后，8086 CPU作出响应，使HLDA引脚变成高电平，通知DMA控制器可以使用系统总线。DMA控制器接收到HLDA引脚的高电平信号后，掌握系统总线控制权，进行外部设备与存储器之间的直接数据传送。当DMA控制器完成传送任务时， 撤消发向HOLD引脚的总线请求信号，CPU重新获得对系统总线的控制权。需着重指出的是，DMA控制器虽然通过挪用总线周期实现外部设备与存储器之间的直接数据传送，提高了整个系统的能力，但DMA控制器却不能执行指令，其能力是相当有限的。 假如系统中有两个或多个同时执行指令的处理器，这样的系统就是本节开始我们提到的多处理器系统。增加的处理器可以是 8086 处理器， 也可以是数字数据处理器 8087 或I/O处理器 8089。在设计多处理器系统时，除了解决对存储器和I/O设备的控制，中断管理，DMA传送时总线控制权外，还必须解决多处理器对系统总线的争用问题和处理器之间的通信问题。因为多个处理器通过公共系统总线共享存储器和I/O设备，所以必须增加相应的逻辑电路，以确保每次只有一个处理器占用系统总线。为了使一个处理器能够把任务分配给另一个处理器或者从另一个处理器取回执行结果，必须提供一种明确的方法来解决两个处理器之间的通信。 多处理器系统可以有效地提高整个系统的性能。8086 的最大工作方式就是专门为实现多处理器系统而设计的。IBM PC系列机系统中的微处理器工作于最大工作方式，系统中配置了一个作为协处理器的数字数据处理器 8087，以提高系统数据处理的能力。 为了满足多处理器系统的需要，又不增加引脚个数， 在最大方式下的 8086 采用了对控制引脚译码方法产生更多控制信号。 CPU有 8 个控制引脚各自有独立的意义，经过分组译码后产生具体控制信号。CPU的 8 个控制引脚 24~31 的功能定义如下： 指令队列状态输出线。它们用来提供 8086 内部指令队列的状态。8086 内部在执行当前指令的同时，从存储器预先取出后面的指令，并将其放在指令队列中。QS1#, QS0便提供指令队列的状态信息，以便提供外部逻辑跟踪 8086/8088 内部指令序列。 QS1和QS0表示的状态情况如表 6.5 所示。 外部逻辑通过监视总线状态和队列状态，可以模拟CPU的指令执行过程并确定当前正在执行哪一条指令。有了这种功能，8086 才能告诉协处理器何时准备执行指令。 2) , , (输出， 三态) 状态信号输出线，这3位状态的组合表示CPU当前总线周期的操作类型。8288 总