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2012年硬件描述语言结课要求 用Verilog HDL完成如图1所示的系统，设计接收方与发送方处于相同时钟域的单向串行收发系统，蓝色部分为数据路径。 图1 串行收发系统框图 图中已注明了系统中各模块对应的文件名，要求提供图中所示的文件，但可以不限于这些文件。例如，scrambler模块下可包含其他子模块。（每个文件应只包含一个模块，且文件名与模块名相同，以下为了方便叙述，不区分文件和模块的概念） 要求提供被测试模块（DUT）对应的testbench。对于本系统来说，DUT指transmitter和receiver模块。 从系统的层次结构看，top.v是整个设计的顶层，包含testbench及DUT。顶层下至少有三个模块，tasks, transmitter和receiver，其中transmitter和receiver中又包含其他子模块。 testbench为DUT提供10MHz，占空比1/2的输入时钟（sclk）；100MHz，占空比1/2的输入时钟（fclk），复位信号（rstn，低电平有效）。fclk仅为transmitter与receiver之间串行数据的收发提供时钟。 tasks模块作为testbench中的一部分，通过自定义串行通信协议（也可采用标准串行通信协议）与tspi（transmitter子模块）和rspi（receiver子模块）通信，这两个模块对tasks模块写入的数据（命令、地址）进行解析，完成对寄存器的读写操作。 treg和rreg模块中分别定义了transmitter和receiver用到的寄存器。tspi与treg之间的接口包括但不限于reg_wdata(写入寄存器的数据)，reg_rdata(从寄存器读出的数据)，reg_addr（读/写寄存器的地址），reg_rw（读/写选择信号），reg_ena（读写使能信号）。rspi与rreg之间的接口与此相同。 scrambler模块：对输入的数据“0”扰码产生伪随机二进制序列（PRBS）。反馈移位寄存器的级数可用寄存器模块（treg）配置为8、16或32；可通过寄存器控制扰码功能的使能。 coder模块：把输入的8bit并行数据转换为10bit并行数据，以达到直流平衡的目的。提示：应在开始发送PRBS前发送10bit特殊字符comma（例如k28.5），以便receiver进行数据检测。 serialization模块：把输入的10bit并行数据转换为1bit串行数据发送出去。 deserialization模块：把接收到的1bit串行数据转换为10bit并行数据，与serialization模块过程相反。（提示：应在收到的数据中检测comma，检测到后可从正确的位置开始解串行。1bit串行数据的收发利用fclk时钟） decoder模块：把输入的10bit并行数据转换为8bit并行数据，与coder模块过程相反。 descrambler模块：对输入的伪随机二进制序列进行解扰，与scrambler模块过程相反。若系统正常工作，检测到comma后解扰输出应为全“0”。 checkdata模块：对descrambler模块输出的数据进行判断，checkdata模块应给出错误标志位，标志检测到comma后收到的数据是否正确（即全0），如收到的数据有误，还应该用计数器记录检测到多少bit错误。可通过寄存器模块（rreg）读出错误标志位和计数器值；可通过寄存器控制checkdata模块的使能。 timescale时间单位设为1ns，精度设为1ps。 目录结构如下 design _____ rtl ________ top ________ sim________tb _______tasks.v | | |____ v _______ top.v | | |____ syn | | |____ vref | | |____ netlist | | |____ report | | | |_ transmitter ____ sim | | |____ v ______ transmitter.v, tspi.v… | | |____ syn | | |____ vref | | |____ netlist | | |____ report | | | |__ receiver _____ sim | |____ v ______ receiver.v, rspi.v… | |____ syn | |____ vref | |____ netlist |