第二全国研究生集成电路电子设计竞赛试题.docVIP

第二届笔试题 1．（4分）请简要说明CIF，EDIF，GDSⅡ的意义及用途。 2．（4分）在亚微米设计中，互连线的影响是十分重要的，互连线会给晶体管增加负载，是由于＿＿＿＿＿＿、＿＿＿＿＿、＿＿＿＿＿、＿＿＿＿＿造成。从而导致信号＿＿＿＿＿、功率＿＿＿＿＿、电压＿＿＿＿＿、时间＿＿＿＿＿。 3．（4分）在亚微米设计中，电子迁移是由电源线和信号线上过高的电流密度 VSS＝＋5伏 ①G1＝0，G2＝5V，Vout～Vin ②G1＝5V，G2＝0V，Vout～Vin 12．（4分）请用一两句话说明DRC、ERC、LVS、extract的意义及用途。 13．（7分）请指出下述版图（单位为微米）中，管子的W及L。人们常说0.5、0.8微米工艺等，从这张图上看，它是多少微米工艺？ 答：W＝＿＿＿＿＿；L＝＿＿＿＿＿；是＿＿＿＿＿微米工艺。 14．（4分）随着集成电路集成度的提高，测试越来越显得重要；可测试性设计也成为设计工作中的一项重要组成；在设计过程中，应该在设计的＿＿＿＿期阶段，就开始注意可测性设计问题。对数字电路来说，常用的方法有＿＿＿＿＿＿＿＿＿和＿＿＿＿＿＿＿＿。对于CMOS电路来说，经常采用＿＿＿＿＿＿＿＿＿＿＿测试，来检查集成电路的故障。 15．（4分）当且仅当下列条件满足时，逻辑电路的故障可检测：①＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿；②＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿。 16．（8分）（Ⅰ，Ⅱ，Ⅲ中任选一题） Ⅰ. 求图Ⅰ电路所有各点上固定故障（Stuck－at）故障的完全测试集。 Ⅱ. 求图Ⅱ电路中故障a点的s-a-o的测试码。 Ⅲ. 求图Ⅲ电路中，多故障{A s－a－l，h s－a－1}的测试码。 17．（10分）从手册上复印了HCS154MS的真值表和功能图，请说明它是什么样功能的电路？请比较其真值表和功能图，符合吗？若有不符合处，请指出。（图见附页）。 18．（15分）用主从触发器（图1）构成四级（R1，R2，R3和R4）流水线（图2）。每级之间从左到右用组合逻辑构成。 四个主触发器用时钟脉冲CP的正沿触发，从触发器用负沿触发，输出只在从触发器加载时候变化。三级组合逻辑为f1，f2和f3（图2）。在输入数据到达第一个主触发器M1并在一段传输延尺以后，触发器S4（图2右端）的函数为： S4＝（（M1＊2）＋5）^2 （图一） 触发器和组合逻辑构成的四级流水线（图二） 请用VHDL语言描述： 时钟脉冲CP，高电位为1，低电位为0 用组合逻辑实现函数f1，f2和f3 f1=（M1＊2） f2＝f1＋5 f3＝f2＊f2 四级流水线逻辑模块module 密勒解码器设计 一、题目： 设计一个密勒解码器电路 二、输入信号： DIN：输入数据 CLK：频率为2MHz的方波，占空比为50％ RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保持“1”。 C：前5个时钟保持“0”，后面11个时钟保持“1”。 改进密勒码编码规则如下： 如果码元为逻辑“1”，用A信号表示。 如果码元为逻辑“0”，用B信号表示，但以下两种特例除外：如果出现两个以上连“0”，则从第二个“0”起用C信号表示；如果在“通信起始位”之后第一位就是“0”，则用C信号表示，以下类推； “通信起始位”，用C信号表示； “通信结束位”，用“0”及紧随其后的B信号表示。 “无数据”，用连续的B信号表示。 输入数据信号示例如下：（S代表“通信起始位”，E代表“通信结束位”） 注意：当DIN为“1”时，CLK信号为连续的2MHz方波；当DIN为“0”时，CLK信号为“0”。输入数据信号总是在CLK信号的下降沿变化。 为便于理解，特将A信号图示如下： DIN： CLK： 四、输出信号： DOUT：输出数据 DATA＿EN：输出数据使能信号 BIT＿EN：码元使能信号 五、输出信号规定： DATA＿EN： DOUT： 0 1 0 0 1 0 1 BIT＿EN： DATA＿EN信号从“0”变为“1”到变回“0”，表示收到一帧完整的数据，DOUT和BIT＿EN只有在DATA＿EN为“1”时才是有效的；BIT＿EN信号为“1”时，DOUT