035210_数字系统设计与VHDL12VHDL通信与接口设计实例.ppt

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2018-02-11 发布于江西
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035210_数字系统设计与VHDL12VHDL通信与接口设计实例

【例13.1】 n为5反馈系数Ci＝(45)8的m序列发生器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY m_sequence IS PORT(clr : IN STD_LOGIC; --复位信号 clk : IN STD_LOGIC; --时钟信号 m_out: OUT STD_LOGIC); --M序列输出信号 END m_sequence; ARCHITECTURE rtl OF m_sequence IS SIGNAL shift_reg : STD_LOGIC_VECTOR(0 TO 4); --5级移位寄存器 BEGIN PROCESS(clr,clk) BEGIN IF(clr=0) THEN shift_reg =00001; --异步复位 ELSE IF(clkEVENT AND clk=1) THEN shift_reg(0) = shift_reg(2) XOR shift_reg(4); shift_reg(1) = shift_reg(0); shift_reg(2) = shift_reg(1); shift_reg(3) = shift_reg(2); shift_reg(4) = shift_reg(3); --上面4条语句等价于shift_reg(1 TO 4)=shift_reg(0 TO 3); m_out = shift_reg(4); END IF; END IF; END PROCESS; END rtl; 【例13.2】 n为5反馈系数Ci分别为(45)8，(67)8，(75)8的m序列发生器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY m_seq5 IS PORT(clr : IN STD_LOGIC; --复位信号 clk : IN STD_LOGIC; --时钟信号 sel : IN STD_LOGIC_VECTOR(1 DOWNTO 0); --设置端，用于选择反馈系数 m_out: OUT STD_LOGIC); --M序列输出信号 END m_seq5; ARCHITECTURE rtl OF m_seq5 IS SIGNAL shift_reg : STD_LOGIC_VECTOR(0 TO 4); --5级移位寄存器 BEGIN PROCESS(clr,clk) BEGIN IF(clr=0) THEN shift_reg=00001; --异步复位 ELSE IF(clkEVENT AND clk=1) THEN CASE sel IS WHEN 00 = --反馈系数Ci为(45)8 shift_reg(0)=shift_reg(2) XOR shift_reg(4); shift_reg(1 TO 4)=shift_reg(0 TO 3); WHEN 01 = --反馈系数Ci为(67)8 shift_reg(0)=shift_reg(0) XOR shift_reg(2) XOR shift_reg(3) XOR shift_reg(4); shift_reg(1 TO 4)=shift_reg(0 TO 3); WHEN 10 = --反馈系数Ci为(75)8 shift_reg(0)=shift_reg(0) XOR shift_reg(1) XOR shift_reg(2) XOR shift_reg(4); shift_reg(1 TO 4)=shift_reg(0 TO 3); WHEN others= shift_reg=XXXXX; END CASE; m_out=shift_reg(4); END IF; END IF; END PROCESS; END rtl; 12.2 Gold码 Gold码是Gold于1967年提出的，它是用一对优选的周期和速率均相同的m序列模2加后得到的。【例13.3】 n为5反馈系数Ci分别为(45)8和(57)8的Gold码序列发生器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_