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EDA 技术基础 第 5 章 电路设计实践 5.1 8位加法器 5.1.1 设计原理 1．设计任务 设计一个可以对两个8位二进制数进行加法运算的加法器。 2．方案构思 多位加法器按其进位方式的不同可以分为两类：串行进位加法器和并行进位加法器。串行进位加法器是将多个1位全加器级联，低位全加器的进位输出送给相邻高位全加器作为进位输入，以此构成多位加法器。这种设计思路简单明了且占用资源较少，但运算速度较慢。并行进位方式则是在各位的加法环节之外，另外设有进位产生逻辑电路，各位的进位输入信号同时产生，从而各位可以同时完成全加运算，输出最后结果。 并行进位方式具有较快的运算速度，但是相对于串行进位方式来说，却往往占用更多的资源。尤其是当运算位数增加的时候，相同位数的并行进位和串行进位加法器的资源占用差距也越来越大。因此，常常需要设计者在运算速度和资源占用量之间做出折中和平衡。 实践证明，4位二进制并行进位加法器和串行级联加法器占用的资源几乎相同。因此，可以用两个4位二进制并行加法器级联以构成8位二进制加法器，这是一种较为合理的选择，其结构组成如图5.1所示。 5.1.2 程序设计 1. 子模块设计 4位二进制并行进位加法器源程序ADDER4B.VHD如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS PORT(CIN: IN STD_LOGIC; A: IN STD_LOGIC_VECTOR(3 DOWNTO 0); B: IN STD_LOGIC_VECTOR(3 DOWNTO 0); S: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC); END ADDER4B; ARCHITECTURE A OF ADDER4B IS SIGNAL SINT: STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL AA,BB: STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN AA=0A; BB=0B; SINT=AA+BB+CIN; S=SINT(3 DOWNTO 0); COUT=SINT(4); END A; 2．顶层模块设计 8位二进制加法器源程序ADDER8B.VHD如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER8B IS PORT(CIN: IN STD_LOGIC; A: IN STD_LOGIC_VECTOR(7 DOWNTO 0); B: IN STD_LOGIC_VECTOR(7 DOWNTO 0); S: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT: OUT STD_LOGIC); END ADDER8B; ARCHITECTURE ART OF ADDER8B IS COMPONENT ADDER4B PORT(CIN: IN STD_LOGIC; A: IN STD_LOGIC_VECTOR(3 DOWNTO 0); B: IN STD_LOGIC_VECTOR(3 DOWNTO 0); S: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC); END COMPONENT; SIGNAL CARRY_OUT: STD_LOGIC; BEGIN U1:ADDER4B PORT MAP(CIN=CIN,A=A(3 DOWNTO 0), B=B(3 DOWNTO 0),S=S(3 DOWNTO 0), COUT=CARRY_OUT); U2:ADDER4B PORT MAP(CIN=CARRY_OUT,A=A(7 DOWNTO 4),B=B(7 DOWNTO 4),S=S(7 DOWNTO 4),COUT=COUT); END ART; 在本例中，顶层设计可以用VHDL程序输入法，也可以用图5-1所示的原理图输入法。 5.1.3 编译/仿真 1．编译过程 (1) 建立顶层设计文件夹AD