EDA实验报告OCMJ.docxVIP

  1. 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
EDA实验报告OCMJ

EDA实验报告数码管显示时钟班级:电技141 姓名:吴世辉学号: 2014301030128一.实验目的1.学习OCMJ显示的译码方法 2.掌握如何利用系统时钟进行分频 3.学习掌握本次试验的程序 4.学习掌握对时钟的运用 5.掌握OCMJ的工作原理,各引脚的作用及编程语句 6.掌握EDA试验箱的使用方法二.实验原理框图三.VHDL清单分或秒:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity make_time isport(clk:in std_logic;data_out:out std_logic_vector(7 downto 0);clk_out:out std_logic);end;architecture WYB of make_time isbeginprocess(clk)variable temp:std_logic_vector(7 downto 0);beginif rising_edge(clk)thenif temp=x59thentemp:=X00;elseif temp(3 downto 0)=1001thentemp(7 downto 4):=temp(7 downto 4)+1;temp(3 downto 0):=0000;elsetemp(3 downto 0):=temp(3 downto 0)+1;end if;end if;end if;if temp=x59 thenclk_out=1;elseclk_out=0;end if;data_out=temp;end process;end WYB;时:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity make_time_24 isport(clk:in std_logic;data_out:out std_logic_vector(7 downto 0)--clk_out:out std_logic);end;architecture WYB of make_time_24 isbeginprocess(clk)variable temp:std_logic_vector(7 downto 0);beginif rising_edge(clk)thenif temp=x23thentemp:=X00;elseif temp(3 downto 0)=1001thentemp(7 downto 4):=temp(7 downto 4)+1;temp(3 downto 0):=0000;elsetemp(3 downto 0):=temp(3 downto 0)+1;end if;end if;end if;----if temp=x23 then--clk_out=1;--else--clk_out=0;--end if;data_out=temp;end process;end WYB;分频:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity make_clk isport(reset_n:in std_logic;sys_clk:in std_logic;--系统时钟clk_1Hz: out std_logic);end make_clk;architecture WYB of make_clk isbeginprocess(sys_clk,reset_n)variable temp: integer range 0 to--1Hzvariable clk: std_logic;beginif reset_n=0 then temp:=0;elsifrising_edge(sys_clk)thenif temp1 thentemp:=0;elsetemp:=temp+1;end if;--end if;if temp2-1 thenclk:=0; elseclk:=1; end if;--clk_1Hz=clk;end if;end process;end WYB;译码:library ieee;use ieee.std_logic_1164.all; entity data_decoder is port (sec:instd_logic_vector(7 downto

文档评论(0)

xy88118 + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档