[工学]VHDL简明教程.pptVIP

VHDL简单介绍 VHDL是被IEEE（The Institute of Electrical and Electronics Engineers )和美国国防部确认的标准硬件描述语言 VHDL在电子设计领域逐步取代了原有的非标准的硬件描述语言. 现在,VHDL和Verilog作为IEEE的工业标准硬件描述语言,又得到众多EDA公司的支持,在电子工程领域,已成为事实上的通用硬件描述语言. VHDL和Verilog语言已经承担起大部分的数字系统设计任务. VHDL简单介绍 VHDL主要用于描述数字系统的结构,行为,功能和接口. VHDL具有强大的行为描述能力,是系统设计领域最佳的硬件描述语言.强大的行为描述能力是避开具体的器件结构,从逻辑行为上描述和设计大规模电子系统的重要保证. VHDL简单介绍 VHDL丰富的仿真语句和库函数,使得在任何大系统的设计早期就能查验设计系统的功能可行性,随时可对设计进行仿真模拟. VHDL对设计的描述具有相对独立性,设计者可以不懂硬件的结构,也不必管理最终设计实现的目标器件是什么,而进行独立的设计. VHDL VS Graphic Graphic is “What you draw is what you get ” －－“Tell me what hardware you want and I will give it to you” VHDL学习提示 了解HDL的可综合性问题: HDL有两种用途:系统仿真和硬件实现.如果程序只用于仿真,那么几乎所有的语法都可以使用.但如果程序是用于硬件实现（例如:用于FPGA设计）,那么我们就必须保证程序“可综合”（程序的功能可以用硬件电路实现）. 不可综合的HDL语句在软件综合时将被忽略或者报错. 应当牢记:“所有的HDL描述都可以用于仿真,但不是所有的HDL描述都能用硬件实现.” VHDL学习提示 用硬件电路设计思想来编写HDL: 学好HDL的关键是充分理解HDL语句和硬件电路的关系. 编写HDL,就是在描述一个电路,写完一段程序以后,应当对生成的电路有一些大体上的了解,而不能用纯软件的设计思路来编写硬件描述语言. 要做到这一点,需要我们多实践,多思考,多总结. VHDL学习提示 语法掌握贵在精,不在多: 30%的基本HDL语句就可以完成95%以上的电路设计,很多生僻的语句并不能被所有的综合软件所支持,在程序移植或者更换软件平台时,容易产生兼容性问题,也不利于其他人阅读和修改.建议多用心钻研常用语句,理解这些语句的硬件含义,这比多掌握几个新语法要有用的多. VDHL入门 VHDL语法及实例 VHDL基本结构 VHDL描述方法 常用电路描述 状态机设计 VHDL基本结构 库 (LIBRARY) 用来存储可编译的设计单元. 实体 (ENTITY) 描述设计模块的输入输出端口类型. 结构体 (ARCHITECTURE) 描述电路的具体功能. 课堂思考题 Please make out a program of a counter (output of 4-bit). 库 库调用语句放在程序的最前面,最常用的库调用语句为: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; 2）STD 库（默认库）--VHDL自带的库 库中程序包为：standard， 定义最基本的数据类型： Bit，bit_vector ，Boolean， Integer，Real，and Time 注：Type Bit two logic value (‘0’, ‘1’) 3）面向ASIC的库 4）WORK库（默认库）--工作库 5）用户定义库 实体 实体定义设计的全部输入输出信号. 格式如下: ENTITY 实体名 IS PORT (输入输出信号列表); END 实体名; 实体 一个计数器的实体部分 ENTITY count_m16 --实体名必须与设计文件同名 PORT( reset :IN std_logic; clk :IN std_logic; co :OUT std_logic; count :BUFFER std_logic_vector(3 DOWNTO 0)); END count_m16; 实体 上述计数器实体对应的原理图符号: 实体 端口模式 IN 输入信号,不能给输入端口赋值 OUT