[所有分类]微机原理06第六章.ppt

6.1.1半导体存储器的分类 1．按制造工艺分类 （1）双极（Bipolar）型，由TTL（Transistor-Transistor Logic）晶体管逻辑电路构成。该类存储器工作速度快，与CPU处在同一量级，但集成度低、功耗大、价格偏高，在微型机系统中常用作高速缓冲存储器（Cache）。 （2）金属氧化物半导体（Metal-Oxide-Semiconductor）型，简称MOS型。用来制作多种半导体存储器件，如静态RAM、动态RAM、EPROM、E2PROM、Flash Memory等。该类存储器的集成度高、功耗低、价格便宜，但速度较双极型器件慢。微型机的内存主要由MOS型半导体存储器件构成。 6.1.2 半导体存储器的主要性能指标 存储容量：1KB=210B 1MB=210KB 1GB=210MB 1TB=210GB 存取速度：以存储器的存取时间来衡量的。它指从CPU给出有效的存储地址到存储器给出有效数据所需的时间，一般为几百纳秒 功耗：通常要求功耗要小 可靠性：以平均无故障时间（MTBF）来衡量 性能/价格比：衡量存储器的经济性能，它是存储容量、存取速度、可靠性、价格等的一个综合指标 3．典型SRAM芯片 6.3.1 可擦除可编程EPROM 一种可由用户进行编程并可用紫外光擦除的只读存储器。存储在EPROM中内容能够长期保存达几十年之久，而且掉电后其内容也不会丢失。 1．基本存储电路和工作原理 （2）工作方式 1．芯片特性（8K×8的2864A ） 2．工作方式 6.5.1 Cache系统基本结构与原理 用一些高速的静态RAM组成小容量的存储器，称作高速缓冲存储器——Cache，而用廉价的速度稍慢的动态RAM组成大容量的主存，由高速缓冲存储器和主存构成一个“两级”的存储体系结构。 例6-3假定某微机系统的存储容量为8KB，CPU寻址空间为64KB（即地址总线为16位），所用芯片容量为2KB（即片内地址为11位）。图6-5所示为选用A11～A14作为片选控制的结构图。 A0～A10 （1） 2KB CS （4） 2KB CS （2） 2KB CS （3） 2KB CS 1 1 1 1 A11 A12 A13 A14 图6-12 线选法结构图 4、混合译码法 混合译码法是将线选法与部分译码法相结合的一种方法。 该方法将用于片选控制的高位地址分为两组，其中一组的地址（通常为较低位）采用部分译码法，经译码后的每一个输出作为一块芯片的片选信号；另一组地址（通常为较高位）则采用线选法，每一位地址线作为一块芯片的片选信号。 例 当CPU地址总线为16位，存储器由10片容量为2KB的芯片构成时，可用混合译码法实现片选控制。 A0～A10 A11～A13 3-8 译码器 Y0 Y1 Y7 2KB （1） CS 2KB （2） CS 2KB （8） CS 2KB （9） CS 1 A14 2KB （10） CS 1 A15 6.4.3 存储器与控制总线、数据总线的连接 1．存储器与控制总线的连接 对于存储器来说，与控制总线有关的外部接口信号线除如上所述的片选控制线外，主要还有两类：一是读写控制线，用于决定操作类型；二是行选通、列选通信号线（仅对DRAM芯片），用于控制DRAM的行、列地址线输入和动态刷新。 对于工作速度与CPU大体相当的SRAM和各种ROM存储芯片，读/写控制线的连接非常简单，只需将存储芯片的读/写控制端直接连到CPU总线或系统总线的相应功能端即可。 如果存储芯片的工作速度比较慢，以至于不能在CPU的读写周期内完成读数、写数操作，那么CPU就需要在正常的读写周期之外再插入一个或几个等待周期，以实现读写时序的匹配与操作的同步。为此，存储器接口必须能向CPU提供相应的等待信号。 至于DRAM芯片（IRAM除外）的读写控制线和行、列选通信号线，它们和地址线一起，均需由CPU总线或系统总线通过一个接口逻辑来提供。 2．存储器与数据总线的连接 在微机中，无论字长是多少，一般每个存储模块（8位机为单存储模块，16位机为双模块，32位机为4模块）都是以一个字节为基本单位来划分存储单元的，即每8位为一个存储单元，对应一个存储地址。 由于存储芯片的内部结构不同，有的芯片一个地址对应8个存储位，有8条数据引线，如2716、2128；而有的芯片一个地址对应4位，数据引线只有4条，如2114；还有的芯片只有一个存储位，只有一根数据输入、输出线，如2118。当用这些存储字长不是8位的芯片构成内存时，必须用多片合在一起并行构成具有8位字长的存储单元。例如，2114需同时用2片，而2118则需同时用8片。