[工学]exp5_王浩文_田媛_严建业.doc

EDA技术与应用实验报告 姓名 王浩文 田媛 严建业 学号 113200880200010 113200880200009 113200880200020 专业年级 08电子信息 实验题目 实验五 用状态机实现对ADC0809的采样控制电路 实验目的 学习用状态机实现对A/D转换器ADC0809的采样控制电路。 实验原理 ADC0809是CMOS的8位A/D转换芯片，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。转换时间约100us。由状态机可以控制ADC0809的ALE, START, OE, ADDA引脚，并根据ADC0809的输出引脚EOC进行数字信号的输出。最后，将采样转换后的数字信号显示在8段数码管的后两位静态管上。 实验内容 用状态机控制ADC0809芯片的采样和输出，并将其显示在7段数码管上，实现软件仿真和硬件仿真。 实验步骤 熟悉整个实验的流程，熟悉ADC0809各引脚的作用； 完成VHDL程序的编写； 软件仿真； 锁定引脚，下载到开发板上进行硬件仿真。 实验结果及分析 状态机实现了对ADC0809的采样控制，数码管上能够按照采样转换的结构进行顺利的显示，完成了实验所要求达到的水平。 实验过程中所遇到的问题及相应的解决方法 问题：两位数码管显示的是乱码而不是16进制数 原因：输出段码时顺序反了 解决方法：将输出段码的顺序由“13 downto 0”改为“0 to 13” 附录 （原理图或VHDL代码） 图一：采样机结构图（见教材177页图7-5） 图二：VHDL代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_unsigned.all; ENTITY adcint IS --AD0809 PORT ( D :IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK,EOC : IN STD_LOGIC; --状态机时钟CLK，AD0809工作状态信号EOC LOCK0 : OUT STD_LOGIC; --内部锁存信号LOCK的测试信号 ALE,START,OE : OUT STD_LOGIC; --AD0809控制信号 outa : out std_logic_vector ( 0 to 13 ); add : out std_logic_vector ( 2 downto 0) ); END ; ARCHITECTURE behav OF adcint IS --AD0809 TYPE states IS (st0, st1, st2, st3,st4); SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; signal fp : std_logic_vector ( 9 downto 0 ) ; signal f : std_logic ; -- BEGIN ADD = 000 ; LOCK0= f ; COM: PROCESS(current_state,EOC) --决定各状态转换方式 BEGIN CASE current_state IS WHEN st0 = ALE=0; START=0;LOCK=0;OE=0; next_state = st1; --0809初始化 wHEN st1 = ALE=1; START=1;LOCK=0;OE=0; next_state = st2; --启动采样 WHEN st2 = ALE=0; START=0;LOCK=0;OE=0; IF (EOC= 1) THEN next_state = st3; --转换结束 ELSE next_state =