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[物理][第6章] 组合电路构件块
module test (CLK, Clr, rtin, DataIn, A); input CLK, Clr; // clock and clear input rtin; // serial input input [3:0] DataIn; // input data output [3:0] A; // output signal reg [3:0] A; always @(posedge CLK or negedge Clr) begin if (~Clr) A = DataIn; else A = {A[2:0], rtin}; end endmodule Verilog HDL 编程 时序仿真 module test (CLK, Clr, rtin, DataIn, A); input CLK, Clr; // clock and clear input rtin; // serial input input [3:0] DataIn; // input data output [3:0] A; // output signal reg [3:0] A; always @(posedge CLK or negedge Clr) begin if (~Clr) A = DataIn; else A = {A[2:0], rtin}; end endmodule Memory (存储器） Memory（存储器） Memory RAM (Random Access Memory) (随机存取存储器) ROM (Read Only Memory) (只读存储器) Digital Logic ROM RAM RAM（Random Access Memory) 可写 (Memory Write Operation) 可读 (Memory Read Operation) bit byte words 16 bit = 2 byte = 1 words RAM的模块图 Memory unit n数据输入线 (n data input lines) N数据输出线 (n data output lines) K 地址线 (K address lines) 读(Read) 写(Write) 例: 1024 x 16 Memory 内容 0000110101000110 2 0000000010 1010101110001001 1 0000000001 1011010101011101 0 0000000000 Memory contest 十进制 (decimal) 二进制 (binary) 0101010001111000 1023 1111111111 0000111100001111 1022 1111111110 1010001110001100 1021 1111111101 Memory 地址（Memory Address) 64 x 22 RAM 设计 RAM clk Read Write In_addr[5:0] In_data[21:0] Out[21:0] 10_1101_0011_1111_0101 000_000 存储数据(22’b mem_data) 地址(6’b addr) 11_0001_1011_1110_0010 000_010 01_1010_1100_1100_1110 000_001 00_1110_1011_1110_0010 111_111 01_1010_1101_1010_1111 111_110 … … 64 x 22 RAM 设计 写数据(write) RAM clk In_addr 10_1101_0011_1111_0101 000_000 存储数据 (22’b mem_data) 地址 (6’b addr) 11_0001_1011_1110_0010 000_010 01_1010_1100_1100_1110 000_001 00_1110_1011_1110_0010 111_111 01_1010_1101_1010_1111 111_110 … … Write_en In_data 写数据(write) Verilog HDL编程 RAM clk In_addr 10_1101_0011_1111_0101 000_
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