[高等教育]电子秒表设计.docVIP

目录 1 引言 1 1.1 课程设计的目的 1 1.2 课程设计的内容 2 2 EDA、VerilogHDL简介 2 2.1 EDA技术 2 2.2 硬件描述语言——VerilogHDL 2 2.3 MAX+plus II的设计过程........................................................................................... 3 3 设计过程 4 3.1 设计规划 4 3.2 各模块的原理及其程序 4 4 系统仿真 10 结束语 15 致谢 16 参考文献 17 附录 18 1 引 言 在科技高度发展的今天，集成电路和计算机应用得到了高速发展，尤其是计算机应用的发展，它在人们日常生活已逐渐崭露头角，而且将来的不久他们的身影将会更频繁的出现在我们身边，各种家用电器多会实现微电脑技术。电脑各部分在工作时多是一时间为基准的。本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。秒表在很多领域充当一个重要的角色。在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验，他们对时间精确度达到了几纳秒级别。 在本次设计中，采用的硬件描述语言是Verilog HDL。Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 在本次设计中，系统开发平台为MAX+pluSⅡ。在Max+pluSⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。EDA[3]是电子设计自动化（Electronic DeSign AutoMation）的缩写，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解掌握所学的课程知识通过对设计，理论实际，提高设计能力，提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解，达到课程设计的目标。Verilog HDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。该数字秒表能对0秒～59分59.99秒范围进行计时，显示最长时间是59分59秒。计时精度达到10MS。设计了复位开关和启停开关。复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。 2 EDA、VerilogHDLEDA[2]技术 电子设计自动化（EDA，Electronic DeSign AutoMationCAD通用软件包，它根据硬件描述语言HDL完成的设计文件，自动完成逻辑编译、化简、分割、综合、优化、布局布线及仿真，直至完成对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。目前EDA主要辅助进行三个方面的设计工作：IC设计、电子电路设计和PCB设计。没有EDA技术的支持，想要完成超大规模集成电路的设计制造是不可想象的；反过来，生产制造技术的不断进步又必将对EDA技术提出新的要求。它是在计算机的辅助下完成电子产品设计方案的输入、处理、仿真和下载的一种硬件设计技术。 2.2 硬件描述语言——VerilogHDL[1] （1）VerilogHDL语言的简介 Verilog HDL是一种硬件描述语言，Verilog HDL语言最初是于1983年由Gateway DeSign AutoMation公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真器产品的广泛使用，Verilog HDL作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中，Verilog HDL语言于1990年被推向公众领域。Open Verilog International（OVI）Verilog发展的国际性组织。1992年，OVI决定致力于推广Verilog OVI标准成为IEEE标准。这一努力最后获得成功，Verilog HDL1995年成为IEEE标准，称为IEEE Std1364－1995Verilog硬件描述语言参考手册中有详细描述。 （2）Verilog HDL语言的特点[5] Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层