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第6章
Verilog HDL设计进阶
6.1 过程结构中的赋值语句
6.1.1 过程中的阻塞式赋值
目标变量名= 驱动表达式;
6.1.2 过程中的非阻塞式赋值
目标变量名= 驱动表达式;
6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
6.2 过程语句归纳
1. always语句为一无限循环语句
2. 过程中的顺序语句具有明显的顺序和并行双重性
3. 进程语句本身是并行语句
4. 一个过程中只允许描述对应于一个时钟信号的同步时序逻辑
5. 注意不完整条件语句与时序电路的关系
6.2 过程语句归纳
6.2 过程语句归纳
6.2 过程语句归纳
6.2 过程语句归纳
6.2 过程语句归纳
6.3 移位寄存器之Verilog HDL设计
6.3.1 含同步并行预置功能的8位移位寄存器设计
REG8[6:0] = REG8[7:1] ;
6.3 移位寄存器之Verilog HDL设计
6.3.1 含同步并行预置功能的8位移位寄存器设计
(* synthesis, probe_port *) reg [7:0] REG8 ;
(* synthesis, probe_port *)
(* synthesis, probe_port，keep *) reg [7:0] REG8 ;
6.3 移位寄存器之Verilog HDL设计
6.3.2 移位模式可控的8位移位寄存器设计
(接下页)
6.3 移位寄存器之Verilog HDL设计
6.3.2 移位模式可控的8位移位寄存器设计
(接上页)
6.3 移位寄存器之Verilog HDL设计
6.3.3 使用移位操作符设计移位寄存器
6.3 移位寄存器之Verilog HDL设计
6.3.3 使用移位操作符设计移位寄存器
6.3 移位寄存器之Verilog HDL设计
试比较以下左右两段语句的操作结果：
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器
1. 参数定义关键词parameter
parameter 标识符名1 = 表达式或数值1，标识符名2 = 表达式或数值2，. . . ；
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器
2. integer整数型寄存器类型定义
integer 标识符1，标识符2，... ，标识符n [msb：lsb] ;
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器
3. for语句
3个步骤：
（1）本次循环开始前根据“循环初始值设置表达式”计算获得循环次数初始值。
（2 ）在本次循环开始前根据“循环控制条件表达式”计算所得的数据判断是否满足
继续循环的条件，如果“循环控制条件表达式”为真，则继续执行“循环体语句结构”
中的语句，否则即刻跳出循环。
（3 ）在本次循环结束时，根据“循环控制变量增值表达式”计算出循环控制变量的
数值，然后跳到以上步骤（2 ）。
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器
4. repeat语句
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器
5. while语句
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语
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