[工学]短学期VHDL设计理论知识.pptVIP

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2018-02-14 发布于浙江
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[工学]短学期VHDL设计理论知识.ppt

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[工学]短学期VHDL设计理论知识

状态机设计状态机是大型电子设计的基础,通常用来状态机来实现数字系统的控制器. 最基本的两种状态机方式: Moore型较简单的一种状态机,输出仅是当前状态的函数. Mealy型输出是当前状态和输入状态的函数. Moore VS Mealy Moore Machine S1 S2 S3 S4 0001 0010 1000 0100 1 0 1 0 Moore Machine LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; ENTITY moore_example IS PORT (clk, datain, reset : IN std_logic; dataout: OUT std_logic_vector(3 downto 0)); END moore_example; ARCHITECTURE behave OF moore_example IS TYPE state_type IS ( s1,s2,s3,s4); SIGNAL state: state_type; BEGIN Moore Machine PROCESS (clk, reset ) IF reset=‘1’ THEN state=s1; ELSIF ( clk’event and clk=‘1’) THEN CASE state IS WHEN s1=IF datain=‘1’ THEN state=s2;END IF; WHEN s2=IF datain=‘0’ THEN state=s3;END IF; WHEN s3=IF datain=‘1’ THEN state=s4;END IF; WHEN s4=IF datain=‘0’ THEN state=s1;END IF; END CASE; END IF; END PROCESS; Moore Machine PROCESS (state) BEGIN CASE state IS WHEN s1=dataout=“0001”; WHEN s2=dataout=“0010”; WHEN s3=dataout=“0100”; WHEN s4=dataout=“1000”; END CASE; END PROCESS; END behave; Mealy Machine S1 S2 S3 S4 1－0001 0－0000 1 0 1 0 0－0010 1－0001 1－0100 0－0001 0－1000 1－0001 Mealy Machine LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; ENTITY mealy_example IS PORT (clk, datain, reset : IN std_logic; dataout: OUT std_logic_vector(3 downto 0)); END mealy_example; ARCHITECTURE behave OF mealy_example IS TYPE state_type IS ( s1,s2,s3,s4); SIGNAL state: state_type; BEGIN Mealy Machine PROCESS (clk, reset ) IF reset=‘1’ THEN state=s1; ELSIF ( clk’event and clk=‘1’) THEN CASE state IS WHEN s1=IF datain=‘1’ THEN state=s2;END IF; WHEN s2=IF datain=‘0’ THEN state=s3;END IF; WHEN s3=IF datain=‘1’ THEN state=s4;END IF; WHEN s4=IF datain=‘0’ THEN state=s1;END IF; END CASE; END IF; END PROCESS; Mealy Machine PROCESS (state) BEGIN CASE state IS WHEN s1=IF datain=‘1’ THEN dataout=“0001”; ELSE dataout=“0000” END IF; WHEN s2=IF da