[工学]计算机组成原理课程设计.ppt

组成原理课程设计 何辉 目录 Verilog 语言简介 MIPS 处理器简介 MIPS processer 实例分析 实例仿真演示 Verilog简介 Verilog HDL语言的描述层次 描述级别 抽象级别 功能描述 物理模型 行为级 系统级 用语言提供的高级结构能够实现所设计模块外部性能的模型 芯片、电路板和物理划分的子模块 算法级 用语言提供的高级功能能够实现算法运行的模型 部件之间的物理连接，电路板 RTL级 描述数据如何在寄存器之间流动和如何处理、控制这些数据流动的模型 芯片、宏单元 逻辑级 门级 描述逻辑门和逻辑门之间连接的模型 标准单元布图 电路级 开关级 描述器件中三极管和存储节点以及它们之间连接的模型 晶体管布图 开发流程 Verilog HDL程序结构 module module_name(port_list)//声明各种变量、信号 reg//寄存器 wire//线网 parameter//参数 input//输入信号 output/输出信号 inout//输入输出信号 function//函数 task//任务 …… //程序代码 initial assignment always assignmentmodule assignment gate assignment UDP assignment continous assignment endmodule 3-8译码器示例 module decoder3to8(din,dout); input[2:0]din; output[7:0]dout; reg[7:0]dout; always@(din)begin case(din) 3b000:dout=8 3b001:dout=8 3b010:dout=8 3b011:dout=8 3b100:dout=8 3b101:dout=8 3b110:dout=8 3b111:dout=8 endcase end endmodule 层次化设计 模块化 分模块、分层次地进行设计描述 模块例化 将已存在的Verilog HDL模块作为当前设计的一个组件 位置映射法、信号名映射法以及二者的混合映射法 层次化设计 位置映射法 模块名例化名(端口1信号名,端口2信号名,端口3信号名,…); module compare_core(result,a,b); input[7:0]a,b; output result; assign result=(a==b)?1:0; endmodule module compare_app0(result0,a0,b0,result1,a1,b1); input[7:0]a0,b0,a1,b1; output result0,result1; compare_core inst_compare_core0(result0,a0,b0); compare_core inst_compare_core1(result1,a1,b1); endmodule 描述形式 1 结构描述形式 门级单元 多输入门 多输出门 三态门 and buf bufif0 nand not bufif1 or notif0 nor notif1 xor xnor 描述形式 门类型实例名(输出，输入1，……,输入N) 例如： nand na01(na_out,a,b,c); 描述形式 2 行为描述形式 1）语句块 begin……end/fork……join之间 always@(a or b) begin:adder1//adder1为语句块说明语句 c=a+b; end 描述形式 1）语句块 A 串行begin…end 示例： reg[7:0]r； begin//由一系列延迟产生的波形 r=8h35；//语句1 r=8hE2；//语句2 r=8h00；//语句3 r=8hF7；//语句4 end 描述形式 1）语句块 B 并行fork…join 示例： reg[7:0]r1,r2,r3,r4； fork r1=h35；//语句1 r2=hE2；//语句2 r3=h00；//语句3 r4=hF7；//语句4 join 描述形式 2）过程结构 initial模块 always模块 任务（task）模块 函数（function）模块 描述形式 A initial模块 面向仿真，不可综合 initial begin/fork 块内变量说明 时序控制1行为语句1； …… 时序控制n行为语句n；